JPS59200361A - デイジタルプロセツサ及び処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気的ディジタルプロセッサに関し、特にマイ
クロプロセッサに関する。

多くの従来型プロセッサには幾つかのデータ語を連続し
たアドレス空間内又はプロセッサの処理用演算論理機構
へ転送する機能がある。かかるシーケンスはデータ語の
シーケンスの一端から始まりインデキシング等のアドレ
スの自動生成により全データ語が転送されるまで続く。

本発明の目的はこのようなものと同一の一般型のアドレ
ス生成を改良するにある。

本発明によれば、プロセッサの使用時に処理されるべき
語が記憶される少なくとも１つのランダムアクセスメモ
リ（ＲＡＭ）と、処理されるべき語の上記ＲＡＭでのア
ドレスを記憶するアドレスレジスタと、−のＲＡＭ中の
語のシーケンスの長さを示す数を記憶する制御レジスタ
と、アドレスレジスタ及び制御レジスタの内容により制
御され上記ＲＡＭから語のシーケンスを抜ぎ出ずアドレ
ス選択手段とからなり、抜ぎ出されたシーケンスはアド
レスレジスタの内容が定めるＲＡＭアドレスの語から始
まり、その次以降の語は前に抜き出された語のアドレス
を１などの固定整数だ【プ増加又は減少させることでそ
れぞれ得られるＲＡＭアドレスにあり、シーケンスは語
の読出しがされたアドレスの数が制御レジスタの内容に
より定まる数となるまで続き、上記増加又は減少により
シーケンスの最終語のアドレスに至った際には次の増加
又は減少によりシーケンスの他端の語のアドレスが生じ
るため上記語は巡回的に順次選択され、ＲＡＭから順次
読出された詔はプロセッサにより順次処理され、かかる
シーケンスはプログラムの実行に必要なだけ繰返される
電気的ディジタルプロセッサが提供される。

後述の如く、かかる方法は例えばディジタルフィルタ制
御用に順次係数を継続的に計算しなければならないとい
う如きディジタル信号処理（ＤＳＰ）で特に価値を有す
る。特に行なわれる処理が莫大な数の処理演算を含む場
合には１プロセツサの使用が適当である。本発明の別の
目的は多重プロセッサ方式の改良にある。

本発明によれば、全て共通システムバスにアクセスしう
る複数の電気的ディジタルプロセッサからなり、他のプ
ロセラ丈へ又はプロセッサからのデータ転送を要求する
プロセッサはシステムバスへ転送要求を信号として出し
、システムバスに接続されたアービトレーション論理回
路は全てのプロセッサからの転送要求を受はバスがかか
る転送に対し利用しうる場合はバスを転送に割り当て、
かかるバス割り当てがなされた時にはその旨の信号が要
求側プロセッサに送られ、要求側プロセッサはアーヒト
レーション論理からの上記信号に応答して所望のデータ
転送に関わる他方のプロセッサのアドレスを出し、シス
テムバスに付随するアドレスデコード手段は被要求側プ
ロセッサのアドレスを検出しプロセッサの主処理ユニッ
トに付加されたアドレスプロセッサを働かせ、２つのプ
ロセッサのアドレスプロセッサは一方のプロセッサから
他方のプロセッサへ転送されるデータの転送を制御する
ディジタル処理方式が提供される。

第１図に示したマイクロプロセッサは４０ビン「パッケ
ージ」中にあり、第１図に示したビンの呼び方を以下の
説明で用いる。このマイクロプロセッサは広い範囲にわ
たるディジタル信号処理（ＤＳＰ）タスクの実行速度を
上げるためのアーキテクチャ及び命令セットを有するよ
う設計されているが、他のタスク用のプログラムも可能
である。この目的のため並列処理及び「チップ上」のパ
イプライン処理が大きく取り入れられている。

ここで用いられている用語パイプライン処理の意味は２
つ以上の命令が時間的に重畳して実行されることである
。各命令が順次行なう必要のある幾つかのサイクルから
なる場合数個の命令を、異なる命令は異なるサイクルで
同詩に実行することで行なうことができる。以下に説明
する如く、これらの思想はプロセッサ間のデータ転送を
用いる方法により多重プロセッサ構成にまで拡張できる
。

全体のアーキテクチャは、マイクロプロセッサを上述の
ＤＳＰへの応用に特に有用とする次の２つの主な特徴を
有する。

（ａ）２つの内部データランダムアクセスメモリＲＡＭ
１及びＲＡＭ２用にアドレスを発生するデータアドレス
ユニットＤＡｔＪ１及びＤＡＵ２はメモリ中に任意の大
きさのリングバッファを構成するようソフトウェアを作
ることができる。リングバッファは閉じたループ記憶と
して働く幾つかの連続する記憶場所である。ソフトウェ
アポインタの保守は必要でない。ユニット１）ＡＩＪ　
１は後に第２図を参照して説明する。ＤＡＵ２はＤＡＵ
ｌに類似する。

（ｂ）プロセッサ間通信はデータ転送に要する時間を減
らずよう１オンチツプ」の並列直接メモリアクセス（Ｄ
ＭＡ）プロセッサを使用する。このプロセッサは主処理
素子に付加されたもので専用ＤＭＡプロセッサとＤＭＡ
バッファとからなる。第３図を参照して後に説明する如
く、１プロセツサによって従来行なわれていたよりも大
きな処理能力（スルーブツト〉を要づるタスクは複数の
かかるプロツセサを用いることで効果的に行なうことが
できる。

上記の特徴につき説明する前に、システムのア−キテク
チャにつき第１図を参照して略述する。

マイクロプロセッサは、プロセッサが使用されるシステ
ムからのシンク（ＳＹＮＣ）入力及びＣＩ−Ｋ（クロッ
ク）入力を有する内部クロックパルスを提供するタイミ
ングジェネレータを含む。このユニットはアクチブロー
リセット人力ＲＳ　Ｔ及び他のプロセツザシンク入力へ
の入力又は外部入出力（Ｉｌｏ）装置アドレスデコード
ラッチのストローブに適当な命令レート出力である出力
φ１をも有する。

外部１１０装買アドレスデ］−ドからの入力ＩＥはＤＭ
Ａバッファにアクセスする。この入力がローの場合はシ
ステムバス上のＤＭＡ転送が要求されていること、つま
り図示のプロセッサがデータ転送に関しスレーブである
ことを意味する。

このバッファはシステムバスＳ（０・・・７）、バス制
御器、プログラム制御器、演算／論理ユニットＡＬＵ、
乗算器及び２つのＲＡＭにアクセス′１ノーる。

ＡＬＵはプロセッサの主処理ユニットであり、３５ビツ
ト装置である。乗算器は２つの１６ビツトの数を乗算し
て３２ビツトの積を針線することかでき、ＤＳＰでは大
量の乗算が必要なことに鑑みてユニツ１〜ＡＬＵに付加
されている。ブロック図の他の部分には、上記のアドレ
ス発生ユニットＤＡＵ１．ＤＡＵ２及びＤ’Ｍ△−ＣＰ
Ｕがある。

ビン及びその用途は次のとおりである。

外部ＲＯＭ及びピン Ａ（０，，７）　　外部ＲＯＭアドレスの最下位パイ１
〜を供給覆る。

Ｄ（０，，７）　　双方向性：これは外部ＲＯＭ出力デ
ータバスである。逆り向では外 部ＲＯＭアドレスの最Ｆ位バイト の外部ラッチへの出力に用いられ る。

ＡＳ　　　　　　外部ラッチへのス］〜ローブ出力。

ＯＥ　　　　　　Ｄ（０，，７）がＤＳＰ１２８からの
出力に使用されている際に外部Ｒ ０Ｍデータ出力をトライステーミル 覆るのに使用される。

シリアルＩ１０ピン ５ＹＩＮ　　　　２つの条件付ブランチ命令の対象であ
る汎用１ピツ１〜入力。

５ＹＯＩＪＴ　　　命令実行によりハイ又はローに設定
される汎用１ビツト出力。

パラレルデータＩ１０ビン Ｓ（０，，７）　　プロセッサ又は周辺機器間に起こる
全てのデータ転送用双方向シス テムバス。

ＲＳ’Ｔ　　　　　システムバスのマスクとなることを
要求するバスアービｉ・レーショ ンへの出力（アクチブロー）。

ＲＦＳ　　　　　システムバスのマスクとなろうどづる
要求を認めるバスアービトレ ーションからの入力（アクチブ口 −）。

ＩＥ　　　　　　外部Ｉ／Ｃ）装置アドレスデコードか
らの入力。アクチブローはシス テムバス上のデータ転送が要求さ れていること、つまりこれがデー タ転送のスレーブであることを示 す。

ＷＲ／ＲＤ　　　バスマスタから見たデータ転送方向を
示すシステムバスマスタでの トライスフート出力。スレーブ装 置での入力。

ＨＩＢ　　　　　システムバスマスタでのトライステー
ト出力、スレーブでの入力。

アクチブローは１６ビツト詔の最 上位バイトがバス上にあることを 示ず。

１０　Ｂ　　　　　システムバスマスタでの１へライス
テート出カス・レープでの人力。ア クチブローは１６ビツト詔の最下 位ビットがバス上にあることを示 １゜ 釘孔［とＬこと ＣＬＫ　　　　　１０ＭＨｚの外部発掘クロックの入力
。

５ＹＮＣリセット期に多重プロセッサを同期するのに使
用される命令ザイク ルレート用の入力。

φ１　　　　　他のプロセッサの５ＹＮＣ入ツノ及び外
部Ｉ１０装置アドレスデコー ドラッチのストローブに適する命 令サイクルレート出力。

Ｒ８Ｔ　　　　　アクチブローリセット入力。

供給ビン ＶＣＣ５ボルト。

ＧＮＤ　　　　　アース。

第２図のデータアドレスユニットについて以下説明する
。上述の如く、２つのアドレス発生ユニットを含むマイ
クロプロセッサチップは１命令サイクル中に各ＲＡＭか
ら１つずつの２つの１６ビツトデータ詔を読出すことが
できる。但し命令の８ビツトだけがＲＡＭアドレスに割
り当てられている。必要な２つの８ピツ１〜アドレスは
アドレスユニットにより発生され、４つの命令ピッ１−
はそれぞれこれらのユニットを制御ゴるのに使用される
。

データづドレス：″２ットは・４つの８ビツトベースア
ドレスレジスタ（ＢＡＲ）を含むベースアドレスユニッ
トＢＡＲＵと、８ヒツトアツプダウンカウンタであるポ
インタレジスタＰＲと、ソフトウェアに制御され（゛ロ
ード及び読出しをされるベクトル長レジスタＶＬＲどを
有する。ＤＡＵを制御する４つの命令ビットのうら２つ
は、ユニットＢＡＲＵへのアドレス入力上の４つのＢ　
Ａ　Ｒの１つを選択するのに用いられ、２つは４つのア
ドレスモードの１つを選択するのに用いられる。これら
のモードは次のとおりである。

（１）　　　　７’Ｌｉ表：命令アドレスにより被選択
ＢＡＲの内容が読出される。

■　インデクス（＝Ｊアドレス：被選択ＢＡＲ及びポイ
ンタレジスタＰＲの内容の２５６を法と覆る和により定
められる記憶場所の読出しを行なわさせる。

（３）　　インクリメンティング：このアドレスモード
を有する命令の実行の繰り返しの際一連の記憶場所が読
出される。アドレスはポインタレジスタＰＲの内容に１
を順次加えることで得られる。それぞれのかかる増加は
ベクトル長レジスタＶ　’Ｌ　Ｒの内容により定まる法
まで至る。よってポインタレジスタ胎のシーケンスが発
生されてＲＡＭアドレスを発生り゛るのに使用される。

各メモリアドレスは被選択ＢＡＲの内容とポインタレジ
スタＰＲの内容との２５６を法とする和である。この加
算は専用加算器ＡＤで行なわれ、その結果はラッチを経
由してＡバスに伝えられ、そこから読出し構成へ行く。

このシーク−ンスはＶＬＲの内容に適する数の記憶場所
が読出されるまで続く。

（４）　　デクレメンテイング：インクリメンテイング
の逆である。ポインタレジスタＰＲの内容は、各段階で
ベクトル長レジスタＶＬＲによる定まる法にもとずいて
Ｖ　Ｌ　Ｒの内容から１だけ引くことＣ得られる。メモ
リアドレスはそれぞれ被選択ＢＡＲとポインタレジスタ
ＰＲの２５６を法とする和である。

よって各ＲＡＭにおいて４リングバツフアを構成するこ
とができる。ＢＡＲは、ＲＡＭ中の最低フィジカルアド
レスでリング中の詔を指定づるようにされる。そこでレ
ジスタＶＩＰはリングの大きさを定める状態に設定され
る。そうすると、適当なインクリメンティング又はデク
リメン゛アイングモードを使用して１継ぎ目」の位置に
かがねりなくどちらの方向にもリングを回ることが旬ｎ
トである。

この特徴の価値を例を用いて説明りる。５ｏタツプのト
ランスバーザルフィルタを設けようとづる場合には次の
計粋をする必要がある。

９ −０ ここでａ（ｉ　）はＲＡＭ”ｌ内のリングバッファに記
憶された５０の固定係数、　Ｓ　（＋１−ｉ　）はＲＡ
Ｍ２内のリングバッファに記憶された最近５０の信号サ
ンプルである。新しい信号リーンプルが１ｑられるたび
に新たな出力を発生させるのが望ましい。

このために新たなｙ（ｎ）が計棹されるたびに係数及び
乗算される信号語対のフィジカルアドレスが場所１つだ
けスキューされる。ここでスキューとは２つのリングバ
ッファが読出される場合にシーケンスの１つで命令実行
の第２のシーケンスで、一方のリングバッファが他方に
比べて実効上場所１つだけずれていることを意味する。

よって新たな信号サンプルが書き込まれても不要となっ
た一番古い信号サンプル上に書き重ねられるに゛すぎな
い。メモリでは信号データの他の動きは必要でない。こ
れは、リングバッファの１見えない継ぎ目」がアルゴリ
ズム進行中のフィジカルアドレスのトラックを維持しな
ければならないことを意味しないために可能である。

このアドレシング法によりＤＳＰ動作が非常に簡単にな
る。

次に第３図を参照してプロセッサ間データ転送につき説
明する。

複数のマイクロプロセッサにおいて頻出する問題はプロ
セッサ間データ転送が比較的非能率であるため、３乃至
４個のプロセッサを有ケるシステムの処理能力がかかる
プロセッサ１個の場合の３乃至４倍よりもはるかに低い
ことである。プロセッサがデータ転送を始める場合は普
通他のブロセ　、ツザを中断させる。かかるプロセッサ
はその機械状態を保護し、転送要求に反応し、中断前に
行なっていたことを続けるようその状態を回復するのに
長い時間をかける。よってスレーブプロセッサでは多く
の時間がむだになり、またマスクプロセッサでもスレー
ブの応答を持つため時間がむだになる。さらに、この待
機中はデータ転送の制御がしばしば維持されるのでバス
の利用率が減少する。

本発明の方法では中断を用いない。実際、スレーブでは
データ転送は時間に関する限りトランスペアレントであ
る。マスクでは１６ビツト詔の転送は通常は信号４００
ｎＳ命令サイクルを用いるだけで、待機サイクルがマス
クに導入されるのは転送が要求された際データ転送バス
が使用中の場合のみである。待機サイクルはスレーブで
は起こらない。これは、転送がマスクのＡＬＵと、この
ために外部から制御されるスレーブ中のＤＭＡ制御器を
経由してスレーブ中のＲＡＭとの間に起こるために可能
なのである。ＲＡＭのデユーティサイクルはスレーブの
主処理ユニットとＤＭＡのブＤｌ？ツサとで均等に占め
られ、時間的にトランスペアレントになる。

第３図のＤＳＰｌ等のプロセッサが命令ストリーム中で
ＩＮ又は０ＩＪＴコマンドにあるとデータ転送におりる
マスクになり、ＲＴＳを特徴とする請求を設定すること
でシステムバスを制御しようとする要求の信号を出す。

本質的には所望の場合にはビルトインプライオリティを
有Ｊるロックアウト回路である外部バスアービトレーシ
ョン論理ＢＡＬは要求を許可する場合１００ｎＳ以内に
決定する。その場合、それはこれを「コーリング」プロ
セッサのビンＲＦＳをローに設定することで要求プロセ
ッサに伝える信号を出す。要求が許可されない場合ＲＦ
Ｓはハイにとどまり、要求プロセッサ（この場合ＤＳＰ
Ｉ　）は１サイクル＜　４９ＯｎＳ　）の待機状態に入
り、バス制御要求を維持する。全てのプロセッサはバス
制御の多数の要求が装置ＢＡＬに同時に達するようその
命令４ノ−イクルをともにロックするからＢＡＬは比較
的単純である。よって命令サイクルに対するＢＡＩ−の
決定はタスクの優先度によるのみであって要求の時間に
はよらない。

バスの制御は１サイクルだけプロレッサに付与され、も
しより長時間が必要である場合は「」−リング」プロセ
ッサはサイクルごとに練り返し競争する。

システムバスの制御がマスタブ［」セッサにＷｔ　ｉｉ
Ｊされた場合はマスクプロセッサはまず被要求スレーブ
プロセツナの８ビツトアドレスを送り出づ。

このアドレスは双方向バスＳ（０，，７）を介してシス
テムバスへ送り出され、イこがらデバイスアドレスラッ
チＤＡＬ上ヘラッヂされて、そこでデバイスアドレスデ
コーダＤＡＤにより所望のスレーブプロセッサでインタ
フェースイナープル１［０−を発生するようデコードさ
れる１、これによりプロセッサのＣＡＭプロセッサが働
き出す。これによりデータはどちらかの方向つまりマス
クｈ＼らスレーブへ又はスレーブからマスタへ１つ又は
２つの８ビツトバイトでうつることができる。マスクプ
ロセッサにより発生させられたライドリードＷＲ／ＲＤ
、ハイバイトＨＩＢ及びローバイｌ−ＬＯＢ信号はスレ
ーブのＤＭＡバッファの機能及びタイミングを制御する
。

最後に「マスタ」プロセッサはＲＴＳをハイに戻してシ
ステムバスを解放し、これに対しｌ＼スアービトレータ
ＢＡＬは１００ｎＳ以内にＲ″ＦＳをノ＼イとする応答
をする。転送が正しく終了したことを知らせるスレーブ
からの「ハンドシェイク」（まない。これは転送時間を
長びかせるがシステムの良好な設定にはほとんど役だだ
ないためである。

次に第１図のＤＭＡインプットバッファにデーこのこと
は、データ語のＲＡＭアドレスを発生し語の（）ＭＡイ
ンプットバッファから適当なＲＡＭへの図示のバスを介
する転送のタイミングを制御するＤＭＡ　　ＣＰＵへ信
号で伝えられる。

同様にデータ語がＤＭＡアウトプットノ＼゛ンフラ７に
より出力された時にもこのことが、ＲＡＭア１；゛レス
を発生し、「スレーブ」となりデータを出力するよう求
める次の要求に備えてそのアドレスの語のＤＭＡアウト
プットバッファへの転送をｆｌｄｌ　６０するＤ’ＭＡ
　　ＣＰＵへ信号として出さ才しる。

ＤＭＡ、ＣＰＬＪはその動作を制御覆る８つの８ビツト
レジスタを含む。これらのレジスタ（まプロセッサの主
ＣＰＵでプログラムをランさせることにより何時でもロ
ードできる。これら（まインストラクションレジスタ及
びピットリバーサルレジスタ及び２つのＲＡＭの各々に
対しベースアドレスレジスタ、ポインタレシス先及びベ
クトル長レジスタである。

インストラクションレジスタによりＤＭＡインプツ１〜
又はアウトプットを独立してイネーブル又はディスエー
ブルにできる。インストラクションレジスタは入力及び
出力チャンネルの特定のＲＡＭへの割当ての制御も覆る
。如何なる助でも一方のＲＡＭは入力に割当てられ他方
のＲＡＭは出力に割当てられるが、両方向がイネーブル
である必要はない。インストラクションレジスタは各Ｒ
ＡＭに対しアドレッシングモードを指定する。アドレス
モードは主プロセツサのデータアドレスユニットと同じ
構成、つまりインデクス付、インクリメンテインク及び
デクリメンテイングとしうるが、ＲＡＭごとに１つのベ
ースアドレスレジスタしかない。各ＲＡＭのベクトル長
レジスタによりやはりリングバッファを作ることができ
る。インストラクションレジスタの他の機能は各ＲＡＭ
に対し通常又はビット逆転インデキシングの指定をする
ことである。

このビット逆転インデキシングは任意の高速フーリエ変
換（ＦＦＴ）アルゴリズムを実行する際に有用である。

かかるアルゴリズムが例えば８データザンプルのブロッ
クで行なわれる場合には、連続するデータサンプルを場
所０，４，２．６゜１．５．３．７に記憶させねばなら
ないことがある。かかる列はＯから７への通常の列をと
ってそれらの数の３ビツト２進表示にお（プるビットの
順序を逆転させて例えば４　（１００）を１（００１）
としｌ　（００１）を４　（１００）とするＪ、うにし
て得られる。この順序にデータを並べることをラフ１−
ウェアで行なうと非常に時間がかかるが、ＤＭＡ演算の
一部として行なわれるならば余分な時間は要しない。

ビット逆転がインストラクションレジスタにより指定さ
れた詩には関係するポインタレジスタのビットの幾つか
又は全部はベースアドレスレジスタに加算される前に逆
転される。く実際のポインタレシスの内容は通常の順序
のままである。）ビットリバーサルレジスタにより逆転
が起こるべきビットフィールドの幅及びアルゴリズムは
実又は複素数データのどちらを処理するかが指定される
。

上記の例は実数データ要求に関する。転送が８つの複素
数データサンプルにつき行なわれる場合、それらは０．
１．８．．９．４．５，１２．１３゜２．３，１０．１
１，６，７，１４．１５という順序で配憶される。各複
索数データサンプルの実部及び虚部は隣り合った記憶場
所に記憶されるが、そうでなければ同一のビット逆転イ
ンデギシングが行なわれる。

ＤＭＡがＲＡＭへのデータ書き込み及びＲＡＭからのデ
ータ読み取りをかかる「インテリジェント」かつ仮想的
には時間をかけずに行なえるためプロセッサユニットの
処理能力が非常に増大づる。

【図面の簡単な説明】

第１図は本発明の一実施例であるマイクロプロセッサの
アーキテクチャつまり内部構成の概略ブロック図、第２
図は第１図に示したマイクロプロセッサで使用されるデ
ータアドレスユニットの１つのブロック図、第３図は２
個以上のマイクロプロセッサがマイクロプロセツザ方式
で如何に使用されるかを示す図である。 ＧＮＤ・・・アース、５ＹＮＣ・・・命令ザイクルレー
ト入力、ＣＬ　Ｋ・・・クロック入力、Ｒ８ｌ−・・・
リセット入力、φ１・・・命令サイクルレート出力、Ｉ
Ｅ・・・インタフェースイナープル、ＷＲ／ＲＤ・・・
ライトリ−Ｆ　、目１１ｊ　・・・バイバイＮ　、Ｌ　
Ｕ　Ｉｊ−ｍｌ　−ハイド、ＲＴＳ・・・バスアービト
レーション／＼の出力、ＲＦＳ・・・バスアービトレー
ションからの入力、Ａｓ・・・ストローブ出力、ＳＹ　
　ＩＮ・・・汎用１ビット人ツノ、５ＹＯＵＴ・・・汎
用１ピツ１へ出力、ＶＬＲ・・・ベクトル長レジスタ、
Ｐ　Ｒ・・・ポインタレジスタ、ＲＡＭ・・・ランダム
アクセスメｔす、ＤＡＵ・・・データアドレスユニツ［
・、Ａ　Ｌ　Ｕ・・・演算論理ユニット、ＤＳＰ・・・
プロセッサ、ＤＡＬ・・・バスアービトレーション論理
、ＤＡＤ・・・デバイスアドレスデコーダ、ＤＡＬ・・
・デバイスアドレスラッチ。 特許出願人　スタンダード　−フレフＡンズアンド　ケ
ーブルス　パブリック

Claims (1)

1. 【特許請求の範囲】 （１）　　１０しツリの使用時に処理されるべき詔か記
   憶される少なくとも１つのランダムアクゼスメモリ（Ｒ
   ＡＭ）と、処理されるべき詔の該ＲＡＭでのアドレスを
   記憶するアドレスレジスタと、−のＲＡＭ中の詔のシー
   ケンスの長さを示Ｊ数を記憶りる制御レジスタと、アド
   レスレジスタ及び制御レジスタの内容にＪ：り制御され
   該ＲＡＭからｆｆ１ｆｉのシーケンスを抜き出すアドレ
   ス選択手段とからなり、扱き出されｌｃシーケンスはア
   ドレスレジスタの内容が定めるＲＡＭアドレスの詔から
   始まり、その次以降の詔は前に抜ぎ出された語のアドレ
   スを１などの固定整数だけ増加又は減少させることでそ
   れぞれ得られるＲＡＭアドレスにあり、シーケンスは１
   １８の読出しがされたアドレスの数が制御レジスタの内
   容により定まる数となるまで続き、該増加又は減少によ
   りシーケンスの最終語のアドレスに至った際に（，１、
   次の増加又ＣＪ、　Ｍ　／ｐ　＋・二ノリシークンスノ
   他９：’＋’＋　’７）　、ｌｆｉ　（７）　ｌ　Ｉ”
   　ｌ／　スカノｌ　’Ｌ；　６　人、−Ｎ）　ｌ；Ａ　
   ｒ＋！ｉ　ｉ、ｉ巡回的に順次選択され、１で八Ｍから
   順次＋１）Ｉ’ｌ、出ハれりＲｆｉ　Ｇｉｌ　フＬＪ　
   ｅツ４）−４，’：　Ｊ、すｌ１ｌｌ’１次処Ｊｌｌｌ
   　６＼れ、ｈ）かるシーケンスはプログラムの実ｆ＋に
   必′１２　’、Ｎだ（Ｊ繰返される゛市気的ｉ゛イジタ
   ルｊロレッリー６■　該ＲＡ　Ｍは２つあり、該シーケ
   ンスの各ステップで２つの語がＲＡＭの対応Ｊる）′ド
   レスから抜き出され、抜き出された詔を含む処理シーケ
   ンスの各ステップは該シーケンスで１でΔＭから抜き出
   された２つの詔の処理法ｔ）を含むことを特徴とす゛る
   待ｒ（請求の範囲第１項記載の７０ヒツリ。 （３）　　アドレスレジスタと制御レジスタの内容を加
   鋒ツーることでＲＡＭアドレスを形成づる）ノドレスイ
   ンデキシングを備えることを特徴とする特許請求の範囲
   第１項又は第２項に記載のプロしツリ。 （４）　　コンピュータによりプログラムが実行されて
   いる際とれもが選択されうる投数の制御レジスタが設け
   られていることを特徴とする特訂晶−求の範囲第１．第
   ２．第３項のいｆれか一項に記載のプロセッサ。 （５）　　処理されるべき語を記憶する少なくとも１つ
   のランダムアクセスメモリ（ＲＡＭ）と、処理されるべ
   き語の該ＲＡＭでのアドレスが得られるアドレスレジス
   タと、アドレスレジスタの内容に順次加算又は減綽して
   該アドレスの列を発生させるのに使用される例えば１な
   どの第１の固定整数を記憶する第１の制御レジスタと、
   該必要なシーケンス中のアドレスの数を定める別の整数
   を記憶する第２の制御レジスタと、アドレスレジスタ及
   び２つの制御レジスタの内容に制御されてＲＡＭから処
   理されるべき語のシーケンスを抜き出すのに必要なアド
   レスシーケンスを発生するアドレス選択手段とからなり
   、該語のシーケンスはアドレスレジスタの内容に適した
   アドレスの語から始まり、シーケンスのその次以降の語
   は前に抜ぎ出された語のアドレスから該第１の整数だけ
   アドレスを増加又は減少することで各々得られるＲＡＭ
   アドレスにあり、アドレス発生のシーケンスは第２の制
   御レジスタ中の整数で定まる数のアドレスが発生される
   まで続き、シーケンスの一端のアドレス発生後もシーケ
   ンスが続く場合法に発生されるアドレスはシーケンスの
   他端のアドレスであるため処理されるべき語のシーケン
   スは発生されるアドレスに応じ順次巡回的にアクセスさ
   れる電気的ディジタルプロセッサ。 ６）該ＲＡＭは２つあり、それぞれ固有の該アドレス発
   生手段を有し、該シーケンスの各ステップで２つの語は
   ＲＡＭの対応するアドレスから抜き出され、抜き出され
   た語を含む処理シーケンスはシーケンスのそのステップ
   でＲＡＭから抜き出された２つの語についての処理演算
   を含むことを特徴とする特許請求の範囲第５項記載のプ
   ロセッサ。 ■　全て共通システムバスにアクセスしうる複数の電気
   的ディジタルプロセッサからなり、他のプロセッサへ又
   はプロセッサからのデータ転送を要求するプロセッサは
   システムバスへ転送要求を信号として出し、システムバ
   スに接続されたアービトレーション論理回路は全てのプ
   ロセッサからの転送要求を受はバスがかかる転送に対し
   利用しうる場合はバスを転送に割り当て、かかるバス割
   り当てがなされた時にはその旨の信号が要求側プロセッ
   サに送られ、要求側プロセッサはアービトレーション論
   理からの該信号に応答して所望のデータ転送に関わる他
   方のプロセッサのアドレスを出し、システムバスに付随
   するアドレスデコード手段は被要求側プロセッサのアド
   レスを検出しプロセッサの主処理ユニットに付加された
   アドレスプロセッサを働かせ、２つのプロセッサのアド
   レスプロセッサは一方のプロセッサから他方のプロセッ
   サへ転送されるデータの転送を制御するディジタル処理
   方式。 （８該転送はそれぞれ一方のプロセッサのアキュムレー
   タから他方のプロセッサのメモリへ行なわれることを特
   徴とする特許請求の範囲第７項記載の処理方式。