JPS6014325A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （利用分野） 本発明は、ＣＰＵ　（中央処理装置）の演算回路に関す
るものである。

（従来技術） 従来、ＣＰＵでは乗算、除算を行なう場合、２進数のＡ
ＤＤ　（加算）演算を行なっている。この場合、ワード
（ＷＯＲＤ）長が長いと、くり返し演算の回数が多くな
る。このため、ハードウェアの遅延時間が大きいと、演
算時間が大きくなる。

従来から、この遅延時間を可能な限り少なくする工夫が
なされている。その一つに、キャリー・ルック・アヘッ
ド（ＣＡＲＲＹ　ＬｏｏＫＡ　ＨＥ　Ａ　Ｄ　）等の回
路が提案されている。

しかし、ＣＰＵで実行される全ての演算がＣＡＲＲＹ（
桁上げ）を発生す、る訳ではないので、演算結果を取り
込むクロックの周期を、桁上げが全くない場合の最大遅
延時間に合わせて股引していた。このため、処理速度を
甲めることができず、パフォーマンスを向上させられな
いという欠点があった。

（目的） 本発明の目的は、上記した従来技術の欠点を解決し、桁
上げのある演算は高速で処理し、かつその演算結果をハ
ードウェアの最大遅延時間よりも早く後段の回路に取り
込めるようにすることにある。

（概要） 本発明の特徴は、加算演算、又は減算演算を行なう演算
回路において、Ａオペランドの途中の内容ａとＢオペラ
ンドの途中の内容すとがａ　＝ｂ　＝１又はａ　＝ｂ　
＝Ｑであるか、あるいはこれら以外かを検出する手段、
ａ＝＋１−１の場合、その上位に対して、ＩＩ　１　＋
１のキャリ信号を発生し、ａ＝ｂ−０の場合、その上位
に対して′０″のキャリ信号を発生し、ａ＝ｂ＝１およ
びａ　＝ｂ　＝Ｑ以外の時には、下位からのキャリ信号
を上位に伝えるキャリ信号発生手段、並びに、ａ　＝ｂ
　＝１、ａ　＝ｂ−〇の時、演算結果を格納するタイミ
ングを変更せしめるタイミング信号発生手段とを具備し
た点にある。

（実施例） 次に本発明を実施例によって説明覆る。

下記の（１）式、（２）式は、通常の加算回路の桁上げ
の論理式を示す。

ｄ＝ａ■ｂのＣｉ　ｎ　＝−（１） ｄ　ｃａｒｒｙ　＝ａ　−１１＋（ａのｈ　）　Ｃｉｎ
・（２）ただし、ａはＡオペランドの信号、 ｂはＢオペランドの信号、 Ｃｉｎはａ　、　ｂに対するキャリ信号、ｄは加算結果
、 ｄ　ｃａｒｒｙは次の段に対する キャリ信号を示す。

また、下記の第１表は、上記のｍ１２ｊ式に従った状態
を示す。

第１表 上記の第１表によると、ａ　＝Ｏ，ｂ　−０の場合の時
はＣｉｎに無関係にｄ　ｃａｒｒｙ＝ｏとなる。また、
ａ　＝１．　ｂ　＝１の場合は、Ｃｉｎに無関係ニｄｃ
ａｒｒｙ　＝　１となっている。したがって、ａ　＝Ｑ
。

ｂ＝ｏの時、およびａ　＝１．　ｂ　＝１の時は、それ
より下位の桁の信号が何であろうと、ｄ　Ｃａｒｒｙ−
Ｑ、ｄ　ｃａｒｒｙ＝１として、上記の桁の演算を実行
することができる。

第１図は本発明の一実施例のブロック図を示す。

図の１．２は共に４ビツト加算器であり、全く同一のも
のである。本実施例では、理解しやすいよ５− うに、４ビツトの演算が２ヶ行なわれるものとする。す
なわち、全部で８ビツトの演算が行なわれるものとする
。

また、３はキャリ形成回路を示し、ａ　３．　ｂ　３が
共にＯの時、端子×１の信号が１となって、端子×５か
らＯの信号を４ビツト加算器２に出力する。また、ａ３
．ｂ、、が共に１の時は、端子×２に入力する信号が１
となって、端子×５から１の信号を４ビツト加算器２に
出力する。端子×３には、下位桁の４ビツト加算器１か
らのキャリが入力し、端子×４からはクロック制御信号
が出力される。

さらに、４，５はクロック信号発生器を示す。

クロック信号発生器４は１個の４ビツト加算器の最大遅
延時間を周期とするクロック信号を発生する。また、５
は２個の４ビツト加算器を直列に接続した時の最大遅延
時間を周期とするクロックを発生する。６はアンドゲー
トであり、端子×４か６− らの入力が１の時クロック発生器４からクロック信号が
入力すると、該クロックを閉止することなく通過させる
。さらに、７はフリップフロップであり、キャリ発生器
３の端子Ｘｔ　、Ｘ２に入力する信号のいずれか一方が
１のときスイッチＳ１をオンにし、スイッチＳ２をオフ
にする。一方、端子Ｘｌ、Ｘｚに入力する信号が共にＯ
の時、スイッチＳ２をオン、Ｓｌをオフにする。

第２図は、第１図のキャリ形成回路の一興体例を示す回
路図である。端子（Ｘｌ、Ｘ２　）に（１゜Ｏ）の信号
が入力すると、端子×５からは、０の信号が出力され、
また、端子×４から１の信号が出力される。また、端子
（Ｘｌ、Ｘ２）に、（０゜１）の信号が入力すると、端
子×５からは１の信号、端子×４からは１の信号が出ノ
ｊされる。さらに、端子（Ｘｌ、Ｘ２　）ｋ：　（０，
０）（Ｄ信Ｑが入力すると、端子×５からは端子×３に
入力した信号がそのまま出力される。そして、この時、
端子×４からは常にＯの信号が出力される。

次に、上記のような構成を有する本実施例の動作を説明
する。下位４桁の４ピツ１へ加算器１に、下位桁のａ。

〜ａ３．ｂｏ〜ｂ３およびキャリＣ１ｎが入力し、上位
４桁の４ピツ１〜加算器２に、上位桁のａ４〜ａγおよ
びｂ４〜ｂ　、が入力してくるものとする。

今、（ａ３．ｂ３）が（０，０＞　であるとすると、キ
ャリ発生器３のＸｚ端子に１が入力し、端子×５からＯ
のｄ　ｃａｒｒｙが発生される。一方、（ａ３．ｂ３）
が（１、１）　ｒアル、！：、キ、−ｔ　ｔ　ＩＪ発生
器３の×２端子が１となり、端子×５から１のｄ　ｃａ
ｒｒｙが発生される。また（ａ３．ｂ３）が（０，０）
、（１，１）の場合、共に、キャリ発生器３の端子×４
から１の信号が出力される。

したがって、上位４桁の４ビツト加算器２は下位の４ビ
ツト加算器１の演算結果によるキャリを参照することな
く、上位４桁の演算を行なう。換言ずれば、下位４ビツ
トの４ビツト加算器１と上位４ビツトの４ピツ］・加算
器２は独立に演算を行なう。そして、それぞれの演算結
果である信号ｄｏ〜ｄ３．ｄ４〜ｄ７を出力する。さら
に、この時端子×４からは１の信号が出力されるので、
１個の４ピツ］〜加算器の最大遅延時間を周期とするク
ロックを発生するクロック信号発生器４からのクロック
信号がアンドゲート６を通過し、前記演算結果ｄ。〜ｄ
３およびｄ４〜ｄ７を取り込むことになる。

一方、（ａ３．ｂ３）が（０，０）および（１゜１）以
外の時は、端子（Ｘｒ　、　Ｘ２　）には（０゜０）の
信号が入力する。この時、キャリ発生器３の端子×５か
らは端子Ｘ３に入力したキャリがそのまま端子×５を通
って上位の４ビツト加算器２へ送られる。この場合は、
従来の演算方法と同様に、下位桁から順次上位桁に向っ
て演算が進められる。また、演算結果の取込みはクロッ
ク信号発９− −１つＣ 生器５から出力されるクロックによって行なわれる。

以上のように、本実施例によれば、（ａ３゜ｂ３）が（
０，Ｏ）又は（１，１）の時は、４ビット加締器１．２
が独立に４ビツトの演算を行ない、かつその演算結果は
１個の４ビツト加算器の最大遅延時間を周期とするクロ
ックで取り込まれるので、演算速度を従来のものに比べ
て、早めることができる。

なお、上記の実施例では、加樟演算を例にとって本発明
を説明したが、減算の演算が補数との加算で行なわれる
ことを考慮すれば本発明はこれに限定されることはなく
、減算演算の場合にも同様の効果が得られることは明ら
かであろう。

（効果） 本発明によれば、下位からのキャリを参照しないで、演
算を行なう場合があり、かつその演算結果を格納するタ
イミングを早めることができるの１０− ）− で、演ｎ速度が向上でるという効果がある。この演算速
度は、加算器が２段の場合、理論的に、５０％向上さけ
ることができる。また、演算の段数が増加すればする程
、その効果が大きくなることは明らかであろう。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図のキャリ発生器の一員体例を示す回路図である。 １．２・・・４ピツ１へ加算器、３・・・キャリ発生器
、４．５・・・クロック発生器、７・・・フリップフロ
ップ 代理人弁理士　平木通人　外１名 １１− 才１図 才２図

Claims (1)

【特許請求の範囲】
1. （１）加算演算、又は減算演算を行なう演算回路におい
   て、Δオペランドの途中の内容ａとＢオペランドの途中
   の内容すとがａ＝ｂ＝１又はａ−’ｂ＝ｏであるか、あ
   るいはこれら以外かを検出する手段、ａ＝ｂ＝１の場合
   、その上位に対して、１１１　Ｉ＋のキャリ信号を発生
   し、ａ　＝ｂ　−〇の場合、その上位に対して０″のキ
   ャリ信号を発生し、ａ＝ｂ＝ｉおよびａ　＝ｂ　＝Ｑ以
   外の時には、下位からのキャリ信号を上位に伝えるキャ
   リ信号発生手段、並びに、ａ＝ｂ＝１、ａ　＝ｂ　＝Ｏ
   の時、演算結果を格納するタイミングを変更せしめるタ
   イミング信号発生手段とを具備したことを特徴とする演
   算回路。