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TECHNISCHER
HINTERGRUND
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Die
vorliegende Erfindung betrifft digitale Filtertechniken und insbesondere
Filtertechniken unter Vermeidung der Anwendung von Multiplizierern.
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Bei
Anwendungen nach dem Stand der Technik, die eine Dezimierung eines
hochratigen Digitalsignals erfordern, beispielsweise einem 1-Bit-Signal,
erzeugt durch einen Sigma-Delta-Modulator, werden
Kaskaden-integrierte Kammfilter (CIC-Filter) für eine erste Dezimierungsstufe
verwendet. Diesen folgt dann eine übliche Dezimierungsfilterstufe
mit endlicher Impulsantwort (FIR). Das Dezimieren um N bedeutet,
dass der Filter-Ausgabeabtastwert lediglich einmal für jeweils
N Datenabtastwerte erzeugt wird. Jeder Filterausgabe ist ein Mehrfach-Bitwert, der
die entsprechenden N Datenabtastwerte repräsentiert.
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Die 1 zeigt ein Blockschaltbild
einer beispielhaften Implementierung nach dem Stand der Technik
eines dreistufigen CIC-Filters, das das Eingangssignal um einen
Faktor von N dezimiert. Wie anhand der Figur zu erkennen, besteht
das CIC-Filter aus
einer Zahl von Akkumulatoren 11 als erste Stufe, die mit
der Rate eines schnellen Abtasttaktes 15 betrieben wird.
Die folgende Dezimierstufe 13 generiert dann Abtastwerte
mit der Rate eines niedrigeren Dezimiertakts 17 durch Zuführen jedes
n-ten Abtastwerts bei ihrem Ausgang und durch Weglassen der anderen.
Schließlich
enthält
eine dritte Stufe Differenzierer 19, die bei der dezimierten
Taktrate betrieben werden.
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Da
alle Filterkoeffizienten zu 1 festgelegt sind, benötigen CIC-Filter
keine Multiplizierer. Im Ergebnis können sie bei Geschwindigkeiten
laufen, die durch die Geschwindigkeit der Addierer (in der ersten Stufe)
begrenzt sind. Demnach werden dann, wenn sehr hohe Datenraten betroffen
sind, CIC-Filter für die
ersten Dezimierschritte verwendet, um die Datenrate ausreichend
abzusenken, damit die Anwendung von FIR-Filtern ermöglicht wird.
Jedoch ist die sin(x)/x-Frequenzbereichscharakteristik
der CIC-Filter durch die nachfolgenden FIR-Filter zu kompensieren,
was den Entwurf dieser FIR-Filter kompliziert. Für sehr schnelle Anwendungen
bilden die Addierer des CIC-Filters den geschwindigkeitsbegrenzenden Faktor.
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Weiterhin
ist die in 1 gezeigte
Struktur ziemlich inflexibel, so dass Filterbänke dann erforderlich sein
können,
wenn eine schnelle Variabilität
der Filtercharakteristik (und demnach ein Variieren der Zahl der
Stufen) erforderlich ist. Dies kompliziert weiter die Filterstruktur.
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Der
Artikel "FIR Filter
zum Verarbeiten von Sigma-Deltamodulatorausgabegrößen", veröffentlicht
in IBM Technical Disclosure Bulletin, Bd. 33, Nr. 6B, 1. November
1990 (1990-11-01),
Seiten 168–171,
offenbart ein FIR-Filter mit 2048-Abgriffen, dezimiert durch 128/1, was
2048/128 oder 16 Additionen pro Zyklus erfordert. Die Sigma-Delta-Modulatorausgabe
bestimmt das Vorzeichen jeder Eingabe. Die Addierschritte müssen 128
mal wiederholt werden, jedes Mal mit einer unterschiedlichen Gruppe von
Koeffizienten, um die Berechnung abzuschließen. Die abschließende Stufe
akkumuliert die gesamten Ergebnisse über 128 Zyklen. Der oben verifizierte
Artikel offenbart eine Implementierung des FIR-Filters mit 2048
Abgriffen, das eine Pipeline verwendet, die mit der Taktrate der
Eingangsdaten betrieben wird. Es wird eine Ausgabeumsetzung bei
jeweils 128 Zyklen erzeugt, der Zeit, die erforderlich ist, um eine
Gruppe von 128 neuen Abgabeabtastpunkten zu sammeln.
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Der
Artikel "Realisierung
von nicht-rekursiven Delta-Modulationsfiltern
unter Verwendung von Nachschlagetabellen" von Kouvaras und Tanbourakis, veröffentlicht
in I. E. E. Proceedings-G/Electronic Circuits and Systems, Band
134, Nr. 3, Juni 1987, Seiten 127–131, offenbart ein Nachschlagetabellen-Realisierungsverfahren
für nicht-rekursive
Delta-Modulations-(DM)-Filter. Jedes Filterverhalten lässt sich
durch dasselbe Filternetzwek unter Änderung lediglich der ROM Inhalte
erzielen, vorausgesetzt, dass die Zahl der Filterkoeffizienten nicht
ein Maximum übersteigt.
Die N Adresseingänge
des ROMs werden durch die N verzögerten
DM Abtastwerte gesteuert. Ein jedes derartiges N-Tuple bestimmt
die Adresse, bei der der Wert von An gespeichert
ist.
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ZUSAMMENFASSUNG
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Es
ist demnach ein technisches Problem der vorliegenden Erfindung,
verbesserte digitale Filtertechniken bereitzustellen.
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in Übereinstimmung
mit einem Aspekt der vorliegenden Erfindung werden die vorangehenden und
andere technische Probleme in Filtergeräten und Verfahren erzielt,
die das Empfangen eines L-Blocks von 1-Bit-Daten-Abtastwerten umfassen,
wobei L größer als
1 ist; und das Anwenden des L-Bit-Blocks der 1-Bit-Daten-Abtastwerte zum Auswählen eines entsprechenden
von 2L Filterausgabewerten.
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Das
Anwenden des L-Bit-Blocks von 1-Bit-Daten-Abtastwerten zum Auswählen eines
entsprechenden der 2L Filterausgabewerte
enthält
das Anwendungen jedes der L 1-Bit-Daten-Abtastwerte zum Bestimmen
eines Produktswerts durch alternatives Auswählen eines entsprechenden Filterkoeffizienten
oder einer Negation des Filterkoeffizienten; und das Erzeugen des
entsprechenden einen der 2L Filterausgabewerte
durch Zusammenaddieren der L Produktwerte.
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Das
Anwenden des L-Bit-Block der 1-Bit-Daten-Abtastwerte zum Auswählen eines
entsprechenden einen der 2L Filterausgabewerte
enthält
ferner das Anwenden des L-Bit-Blocks der 1-Bit-Daten-Abtastwerte zum Adressieren
eines adressierbaren Speichers, in dem die 2L Filterausgabewerte
gespeichert sind, wobei jeder L-Bit-Block
der 1-Bit-Daten-Abtastwerte einen entsprechenden der 2L Filterausgabewerte
adressiert, wodurch das Zuführen
des adressierten Filterausgabewerts bei einem Ausgang des adressierbaren
Speichers bewirkt wird. Die 2L Filterausgabewerte
können
2L mögliche
Summen der L Werte repräsentieren,
und jeder Wert kann alternativ einen der L Filterkoeffizienten oder
eine Negation des einen der L Filterkoeffizienten repräsentieren.
Alternativ kann jeder Wert alternativ einen der L Filterkoeffizienten
oder Null repräsentieren.
Zusätzlich
werden ein L-Bit-Schieberegister und ein L-Bit-Latchelement bzw.
Latch verwendet.
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Bei
anderen Aspekten der Erfindung kann der einzige adressierbare Speicher
durch mehrere kleinere Speicher ersetzt sein, der jeweils als eine Adresse
eine entsprechende Untergruppe der Bits von dem L-Bit-Block der
1-Bit-Datenabtastwerte empfängt. Die
Ausgangswerte der kleineren Speicher werden zum Erzeugen des Filterausgabewerts kombiniert.
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Gemäß einem
zusätzlichen
anderen Aspekt der Erfindung kann das Verwenden des L-Bit-Blocks der
1-Bit-Daten-Abtastwerte zum Auswählen
eines entsprechenden einen der 2L Filterausgabewerte
das Verwenden einer Gruppe von m(i) Bits des L-Bit-Blocks der 1-Bit-Daten-Abtastwerte
enthalten, zum Adressieren eines entsprechenden einen einer Zahl,
K, adressierbarer Speicher, wobei 1 ≤ i ≤ K gilt, und wobei in jedem adressierbaren
Speicher hierin 2m(i) Teilfilterausgabewert
gespeichert sind, und wobei jede Gruppe von m(i) Bits einen entsprechenden der
2m(i) Teilfilterausgabewert adressiert,
wodurch das Zuführen
eines adressierten Teilfilterausgabewerts bei einem Ausgang des
adressierbaren Speichers bewirkt wird. Der entsprechende eine der
2L Filterausgabewerte wird dann durch Kombinieren
der Tilfilterausgabewerte ausgehend von den K adressierbaren Speichern
erzeugt. Bei einigen Ausführungsformen
gilt m(i) = L/K für
1 ≤ i ≤ K. D. h.,
jeder der K Speicher kann dieselbe Zahl, L/K, von Bits von dem L-Bit-Block
der 1-Bit-Daten-Abtastwerte empfangen.
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Gemäß einem
zusätzlichen,
anderen Aspekt der Erfindung werden eine oder mehrere N-Bit-Blöcke der
1-Datenabtastwerte in einer kaskadierten Latchanordnung gehalten,
wobei jeder der Latchschritte in Ansprechen auf ein Dezimiertaktsignal ausgeführt wird,
das einmal für
jeweils N Feststellungen einer Abtasttaktrate festgestellt wird.
Gehaltene Werte für
jedes der einen oder mehreren kaskadierten Latchelemente werden
so zusammen gruppiert, dass sie zumindest einen Teil des L-Bit-Blocks der 1-Bit-Datenabtastwerte
bilden.
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Gemäß einem
weiteren, anderen Aspekt der Erfindung ist ein zusätzliches
Latchelement vorgesehen, das einen oder mehrere 1-Bit-Daten-Abtastwerte
empfängt
und hält,
von einem Ausgang zumindest einer der einen oder mehreren kaskadierten
Latchanordnung, wobei das zusätzliche
Latchelement in Ansprechen auf das dezimierte Taktsignal arbeitet. Ein
gehaltener Wert von dem zusätzlichen
Latchelement wird zum Bilden zumindest eines Teils des L-Bit-Blocks
der empfangenen 1-Bit-Datenabtastwerte verwendet. Das zusätzliche
Latchelement ist dann nützlich,
wenn L nicht ein ganzzahliges Vielfaches von N ist.
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Gemäß einem
weiteren, anderen Aspekt der vorliegenden Erfindung werden die 1-Bit-Datenabtastwerte
seriell unter Steuerung eines Abtastungstakts empfangen. Ein N-Bit-Block
der seriell empfangenen 1-Bit-Daten-Abtastwerte wird dann für die Anwendung
in einem ersten der kaskadierten Latchelemente zugeführt.
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KURZE BESCHREIBUNG
DER ZEICHNUNG
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Die
technischen Probleme und Vorteile der Erfindung lassen sich anhand
der Lektüre
der folgenden detaillierten Beschreibung im Zusammenhang mit der
Zeichnung verstehen; es zeigen:
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1 ein Blockschaltbild einer
beispielhaften Implementierung nach dem Stand der Technik eines
dreistufigen CIC-Filters;
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2 ein Blockschaltbild eines
beispielhaften multipliziererlosen Dezimierfilters der Ordnung L in Übereinstimmung
mit einem Aspekt der Erfindung;
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3 ein Blockschaltbild einer
alternativen Ausführungsform
eines multipliziererlosen Dezimierfilters in Übereinstimmung mit einem anderen
Aspekt der vorliegenden Erfindung;
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4 ein Blockschaltbild einer
weiteren, anderen Ausführungsform
des multipliziererlosen Dezimierfilters in Übereinstimmung mit einem weiteren, anderen
Aspekt der Erfindung; und
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5 ein Blockschaltbild einer
zusätzlichen, anderen
Ausführungsform
des multipliziererlosen Dezimierfilters, das kaskadierte Filterstrukturen
verwendet, in Übereinstimmung
mit einem zusätzlichen, anderen
Aspekt der Erfindung.
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DETAILLIERTE
BESCHREIBUNG
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Die
zahlreichen Merkmale werden nun im Hinblick auf auf die Figuren
beschrieben, in denen gleiche Teile anhand derselben Bezugszeichen
identifiziert sind.
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Die 2 zeigt ein Blockschaltbild
eines beispielhaften multipliziererlosen Dezimierfilters der Ordnung
L in Übereinstimmung
mit einem Aspekt der Erfindung. Ein L-Bit-Schieberegister 101 empfängt die
1-Bit-Eingangsdaten 103 bei dem Dateneingabeport. Das L-Bit-Schieberegister 101 wird
mit einem schnellen Abtastungstakt 105 getaktet, der einmal
für jeden
Eingangsdatenwert festgestellt wird. Ein L-Bit-Latchelement 107 hat eine Dateneingabeport, der
zum Empfangen einer L-Bit-Ausgabe von dem L-Bit-Schieberegister 101 gekoppelt
ist. Das L-Bit-Latchelement 107 wird durch einen Dezimiertakt 109 getaktet,
der einmal für
jeweils N Zyklen des schnellen Abtasttaktes 105 festgestellt
wird. Demnach wird jedes Mal dann, wenn eine Zahl von N 1-Bit-Eingabedaten- Abtastwerten (sequentiell)
in das L-Bit-Schieberegister 101 geladen ist, ein Block
von L-Daten-Abtastwerten in das Latchelement 107 getaktet.
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Jeder
der bei dem Ausgang des L-Bit-Latchelements 107 zugeführten L
Werte muss mit einem entsprechenden der L Koeffizienten multipliziert
werden, identifiziert als ax, 1 ≤ x ≤ L. Unter
der Annahme, dass jeder gehaltene bzw. gelatchte Datenwert entweder
den Wert "1" oder "–1" repräsentiert, ist jedes Produkt
entweder der Koeffizient ax oder der Koeffizient –ax. Demnach ist in Übereinstimmung mit einem anderen
Aspekt der Erfindung jede dieser Möglichkeiten bei einem Eingang
eines Schalterst 111-1 ... 111-L vorgesehen. Jedes
bei dem Ausgang des L-Bit-Latchelements 107 zugeführte Bit
steuert den Schaltbetrieb eines entsprechenden der Schalter 111-1 ... 111-L,
so dass das geeignete Produkt bei dem Ausgang des Schalters 111-1 ... 111-L zugeführt wird.
D. h., das für
den Filterbetrieb erforderliche Multiplizieren erfolgt durch Verwenden
des Signalbits zum Auswählen
entweder des positiven oder negativen Werts des entsprechenden Koeffizienten.
Die Ausgaben von dem Schaltern 111-1 ... 111-L werden dann
der Addiervorrichtung zugeführt,
beispielsweise der dargestellten Vielzahl von Addierern 113-1 ... 113-L,
zum Erzeugen des gefilterten und dezimierten Signals 115.
Mit dieser Anordnung werden die Multiplizier- und Addierbetriebsschritte
ausgeführt,
während
der nächste
N-breite Block von 1-Bit-Abtastwerten
gelesen wird. D. h., die Filterbetriebsschritte (Multiplikationen
mit Koeffizienten und nachfolgendes Addieren) erfolgen bei der dezimierten
Rate, unter Erzielung eines deutlich schnelleren Betriebs als übliche CIC-Filter,
deren Addierer mit der schnellen Abtastraktrate arbeiten müssen.
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Bei
einem anderen Aspekt der Erfindung kann das Filter ferner vereinfacht
sein, wie bei dem Blockschaltbild nach 3 dargestellt. Der Betrieb dieser Ausführungsform
basiert auf der mathematischen Formulierung des Filterausgabesignals,
y, insbesondere y = ± a1 ± a2 ± a3 ... ± aL. Jedes Vorzeichen der Koeffizienten wird
durch den entsprechenden 1-Bitwert des Abtastsignals 103 ausgewählt. Die
Gesamtzahl der Kombinationen der vorzeichenbehafteten Filterkoeffizienten
und demnach der Y Werte ist 2L. Dies führt zu einer
neuen Struktur, die nicht ein dynamisches Leistungsvermögen irgendeines
arithmetischen Betriebs erfordert. Anstelle der Schalter 111-1 ... 111-L und
der Addierer 113-1 ... 113-L ist ein adressierbarer
Speicher 301 vorgesehen, in dem sämtliche 2L Filterkoeffizienten-Kombinationen gespeichert
sind, bei Adressieren entsprechend jeder der möglichen L-Bit-Abtastgruppen,
die bei dem Ausgang des L-Bit-Latchelements 107 bereitgestellt
werden. Der L-Bit lange Signalblock von dem L-Bit-Halteelement bzw.
Latchelement 107 wird dem Adressiereneingang des Speichers 101 zugeführt, so
dass dieser den entsprechenden vorgespeicherten Ausgabewert y auswählt.
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Mit
größer und
größer werdender
Zahl der Bits, L, die in dem L-Bit-Latchelement 107 gespeichert
sind, kann die Größe des Speichers 201 auf
einen Wert größer als
praktikabel bei einigen Ausführungsformen
anwachsen. Demnach ist gemäß einem anderen
Aspekt der Erfindung, dargestellt in 4, eine
alternative Ausführungsform
vorgesehen, in der eine Zahl von kleineren adressierbaren Speichern 301 die
Stelle des einen größeren Speichers 201 annimmt.
In dieser Ausführungsform
werden die L Datenabtastwerte, zugeführt bei dem Ausgang des L-Bit-Latchelements 107,
in K Blöcke
unterteilt. Ist K ein Teiler von L, so adressiert jeder Block einen
der Speicher 301, der 2L/K Koeffizientenkombinationen speichert.
Eine Addiervorrichtung, beispielsweise die Vielzahl der Addierer 303,
kombiniert die Ausgangsgrößen von
der Vielzahl der Speicher 301. Die gesamte Speichergröße detektiert
sich somit zu K × 2L/K, auf Kosten der Erfordernis von mehr
Addierern, die mit der dezimierten Taktfrequenz arbeiten. Diese verteilte
Struktur ist demnach eine Zwischenlösung von den oben beschriebenen
und so, wie sie in 2 und 3 dargestellt sind. Obgleich
die in 4 aufgegriffene
Ausführungsform
die Zahl der Bits, L/K, die jedem der Speicher 301 zugeführt wird,
als gleich für alle
Speicher 301 zeigt, muss dies nicht der Fall sein. D. h.,
bei alternativen Ausführungsformen
besteht nicht eine Beziehung zwischen der Zahl K der Speicher 301 und der
Zahl der irgendeinem Speicher zugeführten Bits. Bei diesen alternativen
Ausführungsformen
können
unterschiedliche Zahlen von Bits unterschiedlichen Einheiten des
Speicher 301 zugeführt
werden, solange die Größe irgendeines
vorgegebenen Speichers 301 groß genug ist, um einen vollständigen Adressraum
bereitzustellen, wie er durch die Zahl der diesem zugeführten Adressbits definiert
ist. Beispielsweise ist es bei L = 8 möglich, das Filter mit zwei
Speichern 301 zu konstruieren, wobei ein erster zwei der
Bits von dem L-Bit-Latchelement 107 empfängt, und
ein zweiter die verbleibenden sechs Bit von dem L-Bit-Latchelement 107 empfängt. Bei
diesem Beispiel würde
der erste Speicher 305 zumindest 22 adressierbare
Speicherstellen haben, während
der zweite Speicher 301 zumindest 26 adressierbare
Speicherstellen haben würden.
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Für Filter
der Ordnung L > N,
lässt sich
das L-Bit-Schieberegister
zu einer Implementierung reduzieren, die keine höheren als N-Bit-Schieberegister verwendet.
Dies ist vorteilhaft für
praktische Implementierungen, da dieses Register mit der höchsten Geschwindigkeit
(d. h., bei der schnellen Abtasttaktrate) läuft, und die Zahl der hochschnellen
Komponenten sollte soweit wie möglich
reduziert sein. Wie in der beispielhaften in 5 aufgegriffenen Ausführungsform gezeigt, ist das
eine L-Bit-Latchelement 107 durch eine Vielzahl kaskadenverbundener N-Bit-Latchelemente
ersetzt, wie erforderlich, zum Speichern der L unmittelbar zurückliegenden
Werte des 1-Bit-Abtastwerts 103 (n < L). Jedes Latchelement 401 wird
mit dem dezimierten Takt getaktet, und jedes (mit der Ausnahme des
ersten Latchelements 401) empfängt die N-Bit-Ausgabe von dem
vorangehenden Latchelement 401 in der Kaskade. Das erste Latchelement 401 in
der Kaskade empfängt
die N-Bit-Ausgabe in dem N-Bit-Schieberegister 101.
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Die
Ausgabe von jedem Latchelement 401 wird ferner einem entsprechenden
Abschnitt des Adressports eines Speicherblocks 403 zugeführt. Der
Speicherblock 403 hat hierin jede der möglichen Koeffizientenkombinationen
in Korrespondenz zu den 2L möglichen
Eingabeadresswerten gespeichert, die durch die Latchelemente 401 zugeführt werden können. Obgleich
der Speicherblock 403 als einzelner Speicher aufgegriffen
ist (wie der in 3 gezeigte),
lässt er
sich alternativ als eine Vielzahl von Speichern ausführen, die
so, wie in 4 gezeigt, angeordnet
sind, oder gemäß zusätzlichen
anderen Alternativen kann er eine Struktur haben, wie sie in 2 dargestellt ist (d. h.,
eine Vielzahl von Schaltungen, jeweils alternativ einen Koeffizienten
oder dessen Negation bei einem Ausgang zuführend, unter Steuerung eines
1-Bit- Abtastwerts).
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Bei
der in 5 gezeigten Struktur
werden die N-Bit breiten Blöcke
gegenüber
einer gelatchten Stufe zu der nächsten
mit einer Festlegung des dezimierten Takts 109 verschoben.
Jedes Mal bei einem Ändern
der Inhalte eines N-Bit-Latchelements 401 wird der neu
gelatchte bzw. gehaltene Datenblock als ein Teil der Adresse in
den Speicherblock 403 zugeführt. In Kombination wählen die
Inhalte sämtlicher Latchelemente 401 einen
anderen Wert von dem Speicherblock 403 aus. Der bei dem
Ausgang des Speicherblocks zugeführte
Wert bildet das gefilterte Signal. Die Filterordnung ist L, und
M die Zahl der Stufen in der Kaskade. L muss nicht ein ganzzahliges Vielfaches
von N sein, so dass das letzte Latchelement 401-M kleiner
sein kann als die ersten einzelnen. In einer solchen Situation sollte
die Größe des letzten
Latchelements 401-M entsprechend reduziert sein, so dass
dessen Ausgabe nicht einen Zugriff auf einen Adressraum versucht,
der größer ist
als ihn der Speicherblock 403 speichern kann. Insbesondere
sei L = Q·N
+ R, mit Q als ganzer Zahl, und R < N.
Ist L ein ganzzahliges Vielfaches von N, dann gilt R = 0, und die
Gesamtzahl, M, der erforderlichen Latchelemente ist Q, jedes als
ein N-Bit-Latchelement 401. In diesem Fall wird das in 5 aufgegriffene letzte Latchelement 401-M nicht
verwendet.
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Ist
L nicht ein ganzzahliges Vielfaches von N, so ist R jedoch ein Nicht-Null-Restwert,
bestimmt durch R = (L – Q·N). Die
in diesem Fall erforderliche Gesamtzahl, M, der Latchelemente beträgt Q + 1. Von
diesen sind Q N-Bit-Latchelemente 401, und das letzte Latchelement 401-M (d.
h., Latchzahl Q + 1) sollte eine Größe gleich R haben.
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Die
hier offenbarten beispielhaften Filterstrukturen sind multipliziererlos
und führen
arithmetische Addierbetriebsschritte bei der dezimierten Taktrate
aus. Demnach sind sie viel schneller als CIC-Filter, die bei Anwendungen
aus dem Stand der Technik verwendet werden. Weiterhin ist es aufgrund
der Tatsache, dass die hier offenbarten Filtertechniken eine allgemeine
FIR-Filterung anwenden, nicht erforderlich, spezielle Filtercharakteristiken
zu akzeptieren, beispielsweise die sind(x)/x Frequenzbereichsform eines üblichen
CIC-Filters. Anstelle hiervon kann das Filter direkt für die beste
Charakteristik entworfen sein. Geschwindigkeitsverbesserungen sowie
Energiereduktionen werden erzielt, zum Teil durch die Substitution
eines passiven Speicherlesebetriebs für die aktiven Multiplizierbetriebsschritte,
die normalerweise einem digitalen Filtern zugewiesen sind. Die Verzögerung durch
das Filter ist ebenso sehr niedrig, da die Eingangsrate hoch ist.
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Die
erfindungsgemäßen Filtertechniken,
die hier offenbart sind, ermöglichen
auch den Vorteil der vielfältigen
Verwendungsmöglichkeit,
da unterschiedliche Filtercharakteristiken einfach in einem Speicher
gespeichert und mit zusätzlichen
Adressbits ausgewählt
werden können.
Eine derartige Anordnung würde
das unmittelbare Schalten der Filtercharakteristik ermöglichen.
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Die
Erfindung wurde unter Bezug auf eine bestimmte Ausführungsform
beschrieben. Jedoch ist für
den Fachmann deutlich erkennbar, dass es möglich ist, die Erfindung in
spezifischen Formen auszuführen,
anders als die oben beschriebene bevorzugte Ausführungsform. Die bevorzugte
Ausführungsform ist
lediglich darstellend und sie sollte nicht als in irgendeiner Weise
einschränkend
angesehen werden. Der Schutzbereich ist durch die angefügten Ansprüche angegeben,
anstelle der vorangehenden Beschreibung, und sämtliche Variationen und Äquivalente,
die in den Bereich der Ansprüche
fallen, werden als von diesen umfasst beabsichtigt.