DE2947616C2 - Wellendigitalfilter - Google Patents

Description

Die Erfindung betrifft ein Wellendigitalfilter, das aus einem laufzeitfreien Mehrtor (Rechenwerk) mit einer dem Filtergrad zugeordneten Anzahl von über Ein- und Ausgänge angeschalteten Verzögerungsgliedern (äußere Beschallung) besteht.

Die vorstehend genannten Filter sind bekanntlich eine spezielle Art der digitalen Filter und es sind solche Wellendigitalfilter beispielsweise bereits aus den deutschen Patentschriften 20 27 303, 22 63 087 und 24 18 923 bekanntgeworden. Weiterhin sind solche Filter auch aus der Literatur bekannt, insbesondere aus den Aufsätzen, die im beigefügten Literaturverzeichnis mit den Nummern 1 bis 4 und 7, 8 bezeichnet sind. In den genannten Literaturstellen ist auch auf die Vorteile hingewiesen, die solche Wellendigitalfilter gegenüber den konventionellen Digitalfiltern [1 bis 4] haben, wobei besonders hervorzuheben ist, daß hier in digitaler Technik solche Filterschaltungen nachgebildet werden können, deren elektrisches Ersatzschaltbild, d. h. also, deren Darstellung als Analog-Filterschaltungen mit konzentrierten Schaltelementen eine reine Abzweigstruktur ist. Auch in der konzentrierten Schaltungstechnik haben Abzweigstrukturen unter anderem den Vorteil, daß die geforderte Filtercharakteristik die geringstmögliche Abhängigkeit von Toleranzen der Bauelemente zeigt, und es bleiben diese Eigenschaften auch bei der digitalen Realisierung in Form der genannten Wellendigitalfilter vollständig erhalten. Darüber hinaus zeigen Wellendigitalfilter keine Selbsterregung. In den vorgenannten Literaturstellen ist im einzelnen auch angegeben, wie solche Wellendigitalfilter zu berechnen sind. Weiterhin ist den genannten Literaturstellen zu entnehmen, daß zum Aufbau solcher Wellendigital-Filterschaltungen unter anderem Verzögerungsglieder und sogenannte Adaptoren erforderlich sind, die in Form von Serien- und Parallel-Adaptoren bzw. als zwei- oder mehrtorige Adaptoren ausgebildet sind und die für sich geschlossene, in Form

der sogenannten konzentrierten Arithmetik betriebene Schaltungsbausteine darstellen. Es sollen nun solche Filterschaltungen in integrierter Technik herstellbar sein, weshalb in dieser Hinsicht die für den Integrationsprozeß erforderliche Fläche von Bedeutui.g ist Auch ist für den praktischen Betrieb eine Stromversorgung erforderlich. Man wird deshalb auch bei solchen Wellendigitalfilterschaltungen bestrebt sein, Gesichtspunkte dieser Art zu berücksichtigen.

Der Erfindung liegt die Aufgabe zugrunde, Wellendigitalfilter anzugeben, bei denen einerseits die genannten Vorteile der bekannten Schaltungen erhalten bleiben und bei denen andererseits der Flächenbedarf zur hochintegrierten Herstellung und der Betriebsstromverbrauch nöglichst gering bleiben.

Ausgehend von den einleitend genannten Filtern wird diese Aufgabe gemäß der Erfindung dadurch gelöst, daß das Rechenwerk in seiner Gesamtheit als Schaltung mit verteilter Arithmetik ausgebildet und die Struktur des Wellendigitalfilters derart gewählt ist, da3 sowohl die Anzahl der Speicher-Logik-Bausteine wie auch die Anzahl der Verzögerungsglieder und folglich die Anzahl der Verbindungsleitungen zwischen den Speicher-Logik-Bausteinen im Rechenwerk und den Verzögerungsgliedern in der äußeren Beschattung durch Reduktion der Anzahl der das Übertragungsverhalten des Mehrtores beschreibenden, in einer Matrix zusammengefaßten Filterkoeffizienten minimiert ist

Vorteilhafte Ausgestaltungen sind in den Unteransprüchen angegeben.

Bei der Erfindung wird von der Überlegung ausgegangen, auch bei solchen Wellendigitalfiltern das Konzept der Signalverarbeitung in konzentrierter Arithmetik zu verlassen und stattdessen die Signalverarbeitung in verteilter Arithmetik vorzunehmen. Wie sich zeigt, läßt sich dadurch auch die Rechengeschwindigkeit erhöhen, ohne daß ein zusätzlicher Schaltungsaufwand erforderlich ist.

Anhand von Ausführungsbeispielen wird nachstehend die Erfindung noch näher erläutert.

Es zeigen in der Zeichnung

Fi g. 1 ein Wellendigitalfilter der bekannten Art, das in konzentrierter Arithmetik realisiert ist;

F i g. 2a, 2b erfindungsgemäße Wellendigitalfilter im Blockschaltbild und deren Realisation in verteilter Arithmetik;

F i g. 3 die Erzeugung eines Ausgangssignals in serieller Arithmetik für Schaltungen gemäß den F i g. 2a, 2b;

F i g. 4 eine Tabelle für die Speicherbelegung;

Fig.5 den Verarbeitungsablauf innerhalb eines Abtastintervalles in serieller Arithmetik;

Fig.6 die Erzeugung eines Ausgangssignals in paralleler Arithmetik für Schaltungen gemäß den Fig. 2a, 2b:

F i g. 7 eine weitere Möglichkeit zur Erzeugung des Ausgangssignals, um den Speicherbedarf zu verringern;

F i g. 8 einen LC-Referenztiefpaß für ein Wellendigitalfilter nach F ig. 9;

Fig.9 einen Wellendigital-Tiefpaß im Blockschaltbild zur Berechnung der Filterkoeffizienten;

Fig. 10 die Signalgleichungen der Adaptoren für die Schaltung nach F i g. 9;

Fig. 11 das Signalflußdiagramm für einen bekannten Dreitor-Paralleladapter mit reflexionsfreiem Tor;

Fig. 12a, 12b Möglichkeiten zur Erzeugung eines Ausgangssignals durch Addition mehrerer Signale bei minimiertem Schaltungsaufwand;

Fig. 13 das Signalflußdiagramm für einen bekannten Dreitor-Paralleladapter ohne reflexionsfreies Tor;

F i g. 14 einen LC-Referenztiefpaß vom Grad 5 für ein Wellendigitalfilter nach F i g. 15;

F i g. 15 einen an sich bekannten Wellendigital-Tiefpaß in konzentrierter Arithmetik, der bezüglich der Verzögerungsglieder nichtkanonisch ist;

Fig. 16a und 16b die Berechnung der Filterkoeffizienten für einen Wellendigital-Tiefpaß gemäß Fig. 17;

Fig. 17a, 17b erfindungsgemäße Wellendigital-Tiefpaß-Schaltungen in verteilter Arithmetik mit den Filterkoeffizienten gemäß F i g. 16; die Schaltungen sind nichtkanonische bezüglich der Verzögerungsglieder;

F i g. 18 eine an sich bekannte Schaltung für einen Wellendigital-Tiefpaß in Konzentrierter Arithmetik, der bezüglich der Zahl der Verzögerungsglieder kanonisch ist;

Fig. 19a und 19b die Berechnung der Filterkoeffizienten gemäß Fig. 18 für einen erfindungsgemäßen Wellendigital-Tiefpaß gemäß F i g. 20;

F i g. 20a, 20b Blockschaltbilder von erfindungsgemäßen Wellendigital-Ticfpässen, die kanonisch bezüglich der Verzögerungsglieder sind;

Fig.21a, 21b erfindungsgemäße Wellendigkal-Tiefpaß-Schaltungen mit der jeweils minimalen Zahl von Speicherlogik-Bausteinen;

F i g. 22 einen LC-Tiefpaß im Abzweigstruktur vom Grad 5;

Fig.23 einem aus Fig.22 abgeleiteten FDNR-Tiefpaß in Abzweigstruktur vom Grad 5;

F i g. 24 einen Wellendigital-Tiefpaß in konzentrierter Arithmetik, der aus der Schaltung gemäß F i g. 23 hergeleitet ist;

F i g. 25 die Berechnung der Filterkoeffizienten für den in Fig.26 dargestellten erfindungsgemäßen WeI-lendigitai-Tiefpaß, ausgehend von F i g. 24;

Fig.26a, 26b Wellendigital-Tiefpaß-Schaltungen in verteilter Arithmetik gemäß der Erfindung, die von der Schaltung gemäß F i g. 23 hergeleitet sind;

Tabelle 1 einen Überblick über den Hardware-Aufwand in Abhängigkeit von der Zahl der Dämpfungspole bei endlichen Frequenzen;

Tabelle 2 einen Überblick über den Hardware-Aufwand in Abhängigkeit von der Zahl der Dämpfungspole bei endlichen Frequenzen.

2. Wellendigitalfilter in konzentrierter Arithmetik

F i g. 1 zeigt das Blockschaltbild des eindimensionalen Wellendigitalfilters in konzentrierter Arithmetik nach den eingangs genannten Literaturstellen. Es besteht aus dem laufzeitfreien Mehrtor M — auch Rechenwerk genannt - und der äußeren Beschallung B.

Das Mehrtor M setzt sich im allgemeinen selbst aus mehreren kleinen Mehrtoren zusammen. Wichtigstes Grundmehrtor ist der Adaptor; speziell der dreitorige Serien- und Paralleladaptor, manchmal auch der Brückenadaptor. In F i g. 1 sind für das praktisch besonders vorteilhafte Abzweig-Digitalfilter einige Adaptoren A\, A₂, -.., As und deren Verschaltung mit eingezeichnet. Das Mehrtor M enthält als Hardware-Komponenten für die mathematischen Operationen vor allem Multiplizierer, Addierer und Vorzeichen-Inverter. In F i g. 11 und F i g. 13 wird dies näher erläutert.

Die äußere Beschallung B besteht im wesentlichen aus den Verzögerungsgliedern Ta. Gegebenenfalls sind auch noch einige Rechenbausteine mit verschaltet. Dies ist bei den von FDNR-Bezugsfiltern (FDNR = frequency-de-pendent negative resistance (hier Superkapazität

• und -induktivität); FDNR-Bezugsfilter ist ein Bezugsfilter mit FDNR-Elementen) abgeleiteten Wellendigitalfiltern der Fall.

Die arithmetischen Operationen sind in den einzelnen Bausteinen konzentriert. Man spricht daher von Digitalfiltern mit »konzentrierter« Arithmetik.

In Fig. 1 bedeuten

α_μ = Eingangssignal ) (μ

> am Tor J μ, λ = 1, ..., m b_x = AusgangssignalJ [A

R₁₁ = (positiver) Widerstand des Tores μ.

Das gezeigte Filter hat auf der Eingangs- und Ausgangsseite je ein Tor mit den Signalpaaren a\, b\ und a₂, tu- Grundsätzlich können jedoch beliebig viele Tore für externen Signaleinlauf und -auslauf vorgesehen werden.

Bei Wellendigitalfiltern, die von LC-Bezugsschaltungen hergeleitet werden, sind gewöhnlich a2 = 0 und b\ ohne Bedeutung. Das auslaufende Signal b\ am Filtereingangstor - es hat zu 62 komplementäre Eigenschaften — interessiert lediglich bei digitalen Weichenfiltern. Hingegen werden bei Digitalfiltern, welche FDNR-Referenzstrukturen nachbilden, alle Signale am Ein- und Ausgangstor des Filters benötigt

Im Mehrtor M werden sämtliche Rechenoperationen gleichzeitig zu den Zeitpunkten nT_A ausgeführt; dabei bedeuten T_A die Abtastrate und η = ...,- 2, -1, 0, 1, 2, ... eine ganzzahlige Zählvariable.

b₂(n)

· k_2m{ri) Der Einfachheit halber wird fast durchweg nur α_μ

bzw. bx und nicht a_h (nT_A) bzw. bx (ηΤ_Λ) geschrieben.

Hiervon ausgenommen sind lediglich das nächste Kapitel und einige Figuren, wo allerdings auch die

Abtastrate T_A für die Bezeichnung weggelassen ist.

Die Verzögerungszeiten der Verzögerer in der äußeren Beschallung B können beliebige Teile resp. Vielfache der Grundverzögerungszeit T_A sein (Kanalmultiplex, Kammfilter, Frequenztransformation) oder sich voneinander unterscheiden (multidimensionales Digitalfilter).

Charakteristisch für das Rechenwerk Aides Wellendigitalfilters in konzentrierter Arithmetik ist, daß alle Grundmehrtore - unter Berücksichtigung eventueller Überläufe - einzeln implementiert und dann entsprechend verschaltet werden.

3. Wellendigitalfilter in verteilter Arithmetik
3.1 Schaltungsprinzip

Zur Realisation von Wellendigitalfiltern in verteilter Arithmetik wird von der Filterschaltung mit konzentrierter Arithmetik nach F i g. 1 ausgegangen. Dabei wird das laufzeitfreie Rechenwerk M in seiner Gesamtheit als ein einziges Mehrtor behandelt, während die äußere Beschallung B unverändert bleibt. Bei dem im folgenden näher beschriebenen Schaltungskonzept werden die einzelnen Ausgangssignale b\ ..., b_m des Rechenwerks mit Hilfe von Speicherbausteinen direkt generiert.

Das Ausgangssignal bi (n) des Filters lautet nach F i g. 1 allgemein

k₂ = vorgegebene FilterkoefTizienten, bestimmt durch das Signalverhältnis b₂/a^ wobei μ = 1, ..., m. Die von sämtlichen Eingangssignalen abhängige Beziehung (1) läßt sich auch in der Form schreiben:

Das Fi lter-Ausgangssignal b₂(n) ist jetzt als Funktion der Ausgangssignale b₃(n-l),..., 6,„(n-l) dargestellt. Für alle eine Abtastperiode T_A früher berechneten Ausgangssignale b,(n-1) mit λ = 3,..., m gilt ihrerseits die allgemeine Beziehung

b_x(n-\) =

Hierbei bedeuten kx^ - so wie oben - die konstanten Filterkoeffizienten, festgelegt durch das

Signalverhältnis όχΙα_μ, wobei λ = 3 m und μ = 1,...,

Aus vorstehender Betrachtung geht hervor, daß alle Ausgangssignale des Rechenwerks der gleichen Formelstruktur gehorchen. Sie hängen jeweils neben den Filterkoeffizienten k-^ von sämtlichen Eingangssignalen ai,...,a_mab.

Gleichung (1) bzw. Gleichung (3) ist das innere Produkt des konstanten Vektors jtund des (zeitabhängigen) Signalvektors a der Dimension m. Die einzelnen

Ausgangssignale b\ b_m lassen sich demzufolge nach

den Überlegungen in [13, 14] sehr vorteilhaft mit Hilfe von Speicherbausteinen generieren.

Das Verfahren arbeitet prinzipiell wie folgt. Zum Adressieren der Speicherbausteine dienen alle Eingangssignale Z\, ..., am, die aufgrund der bitweisen Verarbeitung jeweils nur den Wert logisch »0« oder »1«

■ ■ + k_Lma_m{n-\) (3)

so annehmen. In der (wortorganisierten) Speichermatri* sind in Form einei Tabelle sämtliche möglicher Kombinationen der bekannten Fiiterkoeffizienien k^ fest eingeschrieben. Das jeweils aus dem Speicherbaustein ausgelesene Wort wird in einer Logikeinheit füi serielle oder parallele Arithmetik verarbeitet

Die Informationen sind - abhängig von der Adreßsignalen - über die Speichermatrix verteilt Füi die Realisation mit Speichern hat sich daher die Bezeichnung »verteilte« Arithmetik eingeführt

Nach den vorstehenden Ausführungenn gehorcher die einzelnen Ausgangssignale bx des Rechenwerks dei gleichen Signalstruktur nach Gleichung (3). Jede! Ausgangssignal muß daher im allgemeinen Fall mil einem gesonderten Speicher-Logik-Baustein generier)

werden. Des weiteren sind alle Eingangssignale a\,... a_m mit den Adreßeingängen der einzelnen Speicherbausteine zu verschalten.

F i g. 2a, 2b zeigen die Blockschaltbilder des Wellendi

gitalfilters in verteilter Arithmetik. Das Rechenwerk M enthält nui; als Grundelement den einheitlichen Speicher-Logik-Baustein 5, L

Bei Serienarithmetik wird jeweils im Logikbaustein L - speziell durch die Parallel-Serien-Umsetzung im PSU nach F i g. 3 — die Information um eine Abtastperiode Ta verzögert. Diese Verzögerungszeit T_A läßt sich jedoch — ausgehend von der rein theoretischen Filterschaltung mit verzögerungsfreier Parallel-Serien-Umsetzung gemäß F i g. 2a — sehr einfach berücksichtigen (Fig.2b). Bei paralleler Arithmetik hingegen besteht der jeweilige Logikbaustein L nach Fig.6 lediglich aus einer Addiererkette mit - gewöhnlich vernachlässigbaren — Störlaufzeiten im ns-Bereich.

Für Wellendigitalfilter ist charakteristisch, daß ihr Rechenwerk zunächst verhältnismäßig viele Ausgänge hat Um den Hardware-Aufwand so niedrig wie möglich zu halten, muß also deren Zahl minimiert werden. Dies wird im Kapitel 4. für die praktisch sehr wichtigen Abzweig-Digitalfilter ausführlich behandelt.

Da sämtliche Ausgangssignale des Rechenwerks nach demselben Verfahren erzeugt werden, können sich die anschließenden Beschreibungen über die Realisation in serieller und paralleler Arithmetik auf die Generierung eines Ausgangssignals beschränken.

3.2 Realisation in serieller Arithmetik

Zunächst wird näher besprochen, wie das am Tor λ auslaufende Signal bx in Serienarithmetik generiert wird.

Gemäß 3.1 und Fig.2 läßt sich dieses Signal allgemein wie folgt darstellen:

Diese Beziehung — wie Gleichung (4), aber nun bitweise — bildet die Grundlage für die Implementation des bisher nur als Mikroelement eingeführten Speicher-Logik-Bausteins 5, L

F i g. 3 zeigt im Detail das Signalflußbild der realisierenden Schaltung für den Speicher-Logik-Baustein S, L Sie besteht aus dem Speicher 5 und den Akkumulator A sowie dem Parallel-Serien-Umsetzer PSU.

Als Speicherbaustein ist hier der mit ROM (ROM = Read Only Memory = Nur-Lese-Speicher) bezeichnete (wortorientierte) Festwertspeicher vorgesehen. Darin sind sämtliche möglichen Kombinationen der Filterkoeffizienten fa^ fest eingeschrieben. Entsprechend seiner 2^m Worte mit der Länge W bit beträgt die Speicherkapazität 2^rax ivbit. Aus Genauigkeitsgründen und zur Vermeidung interner Überläufe ist im allgemeinen wum einige Bits länger als w. In F i g. 4 sind als Beispiel für drei Adreßbits alle möglichen Speicherinhalte aufgeführt.

Der Akkumulator A nach Fig. 3 enthält als Hauptkomponenten den Addierer®, das vom Serientakt gesteuerte Verzögerungselement T₅ und den (ohne Hardware-Aufwand) durch verdrahtete »1-bit-Rechtsverschiebung« implementierten Multiplizierer

μ-1

α_μ = Eingangssignal am Tor μ

kxp = konstante Filterkoeffizienten, bestimmt durch das Signalverhältnis bx/a_h. Genaueres hierzu in Kapitel 3.5.

Für die Zahlendarstellung der Signale wird der heute übliche Festkomma-Zweierkomplement-Code verwendet Das Eingangssignal α_μ mit der Wortlänge w bit

sowie dem Vorzeichenbit α_μ.ο und den Datenbits α_μ,\

&μ.ν-1 ist somit gegeben durch

Mit Rücksicht auf höchstmögliche Operationsgeschwindigkeit verarbeitet der Akkumulator A die vom Speicherbaustein 5 mit der Wortlänge 9* ausgelesene Information in paralleler Arithmetik, was durch die (4) Doppellinien kenntlich gemacht ist. Gegebenenfalls ist

die Wortlänge des Akkumulators gegenüber w um einige Bits zu erhöhen. Die beiden Schalter Si, .S2 befinden sich jeweils während der ersten w—1 Serientakte in Position 1 und werden beim letzten Takt in Stellung 2 umgelegt

Die ROM-Akkumulator-Schaltung in Fig.3 arbeitet unter Beachtung von Gleichung (7) und der zeitlichen Ablauffolge gemäß F i g. 5 innerhalb einer Abtastperiode folgendermaßen. Mit dem ersten Schritt des Serientaktes Ts laufen die niedrigstwertigen Datenbits ai.»._i, .... a_nw-, - nur logisch »0« oder »1« - als Adreßsignale in den Speicher. Je nach Adreßwort wird — nach der Zugriffszeit — aus dem ROM _ine bestimmte Signalkombination

ε \θ,\

⁵⁰

(5)

Wird dieser Ausdruck in Gleichung (4) eingesetzt, so folgt dann

55

m w-1 m

h = Σ **,μ Σ ²"' %i * Σ**,μ μ-l i-l μ-1

(6)

ausgelesen, die über S,/l, Φ, S₂Zl zum (ruckgesetzten) Verzögerungselement T_s gelangt. Beim darauf folgenden zweiten Taktschritt liegen dann die nächst höherwertigen Datenbits <Ji,„-2, · · ·, Om,_w-2 ^^es Eingangssignals an den Adreßeingängen des Speichers.
Nunmehr wird das Wort

Die Wortlänge w ist dabei unabhängig von der Dimension m der beiden Vektoren α und k.

Nach Vertauschen der beiden Summen ergibt sich schließlich das Ausgangssignal b_x zu

,v-2

w-1 m

h = Σ ²"' Σ**.μ °H *

(7)

ausgelesen, zu dem um 1 bit nach niedrigeren Werten verschobenen ersten Teilergebnis addiert und ebenfalls dem Verzögerungselement zugeführt Dieser Zyklus wird weitere (w— 3) mal wiederholt so daß beim vorletzten Schritt v—l sämtliche Datenbits verarbeitet

sind. Mit dem letzten Takt ν laufen noch die Vorzeichenbits ai.o, .... a_m.o in den Adreßeingang des Speichers.

Die ausgelesene Signalkombination

wird schließlich nach Umlegen der beiden Schalter Si, S2 in Stellung 2 vom bisher akkumulierten Ergebnis subtrahiert. Das aus den w Teilschritten zusammengesetzte Ausgangssignal bx steht jetzt parallel am Parallel-Serien-Umsetzer PSU, aus dem es bitweise im Rhythmus des Serientaktes T_s ausläuft.

In [9] ist eine sehr schnelle ROM-Akkumulator-Schaltung mit hohem Fan-out beschrieben, Sie arbeitet nach einem neuartigen Zweitakt-Vierphasen-Verfahren in Carry-Save-Technik.

Die Realisation in Serienarithmetik ermöglicht den geringsten Schaltungsaufwand, dafür ist aber auch die Durchsatzrate am niedrigsten.

3.3 Realisation in paralleler Arithmetik

Die höchste Durchsatzrate läßt sich erreichen, wenn mit Parallelarithmetik gearbeitet wird; allerdings ist dann auch der Hardware-Aufwand am größten. Bei Parallel-Arithmetik sind w mal so viel Verzögerungsglieder T_A wie bei Serienarithmetik nötig ohne Berücksichtigung der jeweil'jen Verzögerungszeit T_A in den Umsetzern PSU.

Im folgenden wird die Generierung des Ausgangssignals bx nach Gleichung (4) in Parallel-Arithmetik erörtert.

Der Makrobaustein S, L in F i g. 2a, 2b ist jetzt mit der Schaltung nach F i g. 6 zu implementieren. Sie besteht nur aus Speicherbajsteinen — hier ebenfalls ROMs — und Addierern.

Als Adressen dienen wieder die m Eingangssignale ai ... a,„. Sämtliche Bits mit der gleichen Wertigkeit liegen jeweils an einem Speichereingang. Insgesamt sind also w identische ROMs mit je 2^m Worten erforderlich.

Die aus den einzelnen Speichern ausgelesenen Signalkombinationen

m
Σ^Λ,μ ^βμ./ "lit /" = 0, . . ., W- 1

μ-1

werden über die Addiererkette zum Ausgangssignal b>. aufsummiert. Da seine Bitbreite normalerweise auf jene des ROMs mit den höchstwertigen Bits begrenzt werden kann, lassen sich die Worte der Speicher und Addierer zur niedrigstwertigen Binärstelle hin schrittweise verkleinern.

3.4 Ergänzende Bemerkungen zur Realisation

Auf die grundlegenden Ausführungen über die Realisierungsverfahren folgen nun noch einige ergänzende Bemerkungen zur Schaltungstechnik. Unter Beachtung dieser - für jede Arithmetikart geltenden Hinweise lassen sich Wellendigitalfilter oftmals recht vorteilhaft implementieren.

Die beiden Verfahren zur Realisation in serieller und paralleler Arithmetik können auch miteinander kombiniert werden. Hierdurch lassen sich Durchsatzraten und Hardware-Zahlen zwischen diesen Grenzfällen erreichen.

Es wurde hier der heute übliche Festkomma-Zweierkomplement-Code verarbeitet Gegebenenfalls kann auch mit einem anderen Code gearbeitet werden.

Wie in Kapitel 3.1 ausgeführt, dienen alle Eingangssignale a\ a_m des Rechenwerks M zum Adressieren

der einzelnen Speicherbausteine S. Gemäß den insgesamt m Adreßsignalen ist dann je Speicherbaustein die Anzahl der zu programmierenden Worte 2^m. Bei Filtern höheren Grades mit ihren relativ vielen Adreßsignalen a\,...a_m wird die Zahl der Speicherworte sehr groß. Dadurch erhöht sich vor allem der Leistungsverbrauch, im Falle der zur Zeit erhältlichen Speicherbausteine sogar deutlich. Die Zahl der Speicherworte läßt sich nun drastisch vermindern, indem das Ausgangssignal bx nach Gleichung (4) in Partialsummen aufgeteilt wird. Allerdings ist dabei zusätzlich Hardware aufzuwenden, und zwar bei j Partialsummen genauso viele Speicher-Logik-Bausteine S, L, jedoch mit stark reduzierter Wortzahl. Die einzelnen Hardware-Zahlen gelten für Serienarithmetik. Bei Parallelarithmetik sind diese Zahlen noch mit w zu multiplizieren. Darüber hinaus werden zum Aufsummieren der ,/partiellen Ausgangssignale - in Kaskadenstruktur — nochy- 1 Addierer mit je 1 Bit benötigt.

Bei den meisten Aufgaben genügt die Aufspaltung in zwei Partialsummen, wobei das Ausgangssignal gemäß Gleichung (4) dann übergeht in

b, =

^=χ·^{2 m}

μ = m\ + 1

In diesem Fall bestehen die beiden Adressensätze aus m, und m-m_x Adressen, und für die - beträchtlich verminderte - Zahl π, der Speicherworte je Baustein gilt

2 ^m 1 + 2 ^m

Daraus folgt bei Aufteilung von Gleichung (8) in zwei Partialsummen mit jeweils gleicher Summandenzahl, also für m, = 0,5 m, die minimale Wortzahl

"Smm

(10)

Zum Beispiel ist bei der Realisation gemäß Kapitel 3.2 unter der Annahme von 10 Adreßsignalen die erforderliche Wortzahl je Speicherbaustein 1024.

Hingegen werden nach dem hier erörterten Verfahren bei Aufspaltung in 2 kleinere Speicherbausteine mit je 5 Adreßsignalen insgesamt nur 64 Worte benötigt. Demnach läßt sich die Zahl der Speicherworte drastisch vermindern — um den Faktor 16 — allerdings unter zusätzlichem Aufwand eines Logikbausteins und eines Addierers. Welche Schaltungsmöglichkeit letztlich angewandt wird, hängt ab vom jeweiligen Einzelfall, aber auch vom technologischen Entwicklungsstand.
Der Trend in der Schaltungsentwicklung geht nach heutiger Sicht darin, besonders Speicher, vorzugsweise solche mit höherer Kapazität, einzusetzen bei möglichst starker Reduktion der Logik. Die einzelnen Speicherbausteine S sind bei Filtern höheren Grades — ohne zusätzliche Maßnahmen — mit einer Kapazität von maximal 1 Kbit zu realisieren. Hierfür bieten die C-MOS-Technik und spezielle N-Kanal-MOS-Techniken — bei weiter sinkenden Kosten — die günstigsten Eigenschaften. Zum Beispiel sind in diesen Techniken heute bereits Speicharbausteine mit 1 Kbit realisierbar, die bei Taktfrequenzen im MHz-Bereich nur wenige mW verbrauchen.

Es sei angenommen, daß in Gleichung (4) zwei FiSterkoeffizienten gleich sind, zum Beispiel die beiden

letzten Jtu,-1 und Ic^j_n. Dann ist nach F i g. 7 anstelle der zugehörigen Einzelsignale nur deren Summe a_m-i + a_m mit dem Speichereingang zu verschalten. Hierdurch läßt sich die Zahl der zu programmierenden Worte halbieren, allerdings unter zusätzlichem Aufwand von einem Addierer. Sollen in Gleichung (4) mehrere Füterkoeffizienten gleich sein, kann dieses Verfahren natürlich entsprechend erweitert werden.

Bei manchen Entwicklungen kann es vorteilhaft sein, einzelne Füterkoeffizienten — sofern zulässig — durch Zweierpotenz-Multiplikation zu realisieren, beispielsweise zur Erzielung jeweils minimaler Speicherwortbreite. Praktisch ausgeführt wird diese Multiplikation im Falle der Serienarithmetik mit Hilfe zusätzlicher Zwischenspeicher und bei der Parallelarithmetik durch verschobenen Anschluß.

in der. Kapiteln 3.2 und 3.3 wurden für die Speicherbausteine S durchweg ROMs vorgesehen. Grundsätzlich kann jedoch hierfür jeder Speichertyp eingesetzt werden, wie zum Beispiel RAMs, PLAs, etc. (RAM = Randon Access Memory = Schreib-Lese-Speicher, PLA = Programmable Logic Array = Programmierbare Logik-Matrix)

Wellendigitalfilter mit relativ wenig Hardware können — sofern von der Rechengeschwindigkeit her möglich — mit Hilfe des Multiplexverfahren realisiert werden. Hierbei arbeiten im günstigsten Fall alle

Speicherchips 5Ί S_n, auf einen Logikbaustein L und

werden der Reihe nach durch das Chip-Freigabesignal aktiviert

Relativ hohe Verarbeitungsgeschwindigkeiten lassen sich erreichen, wenn die Speicher- und Additionszeiten mittels zusätzlicher Register überlappt werden (Pipelining).

Nach der Besprechung des Schaltungskonzepts zur Realisation von Wellen-Digitalfiltern in verteilter Arithmetik wird im weiteren — um die Speicherbausteine 5 programmieren zu können — die Verfahrensweise zur Bestimmung der Füterkoeffizienten Jt^ ausführlicher erläutert

3.5 Berechnung der Füterkoeffizienten 35.1 Prinzip

Das Wellendigitalfilter in F i g. 1 ist wie bei der Implementation mit konzentrierter Arithmetik zu dimensionieren. Hiervon ausgehend werden die einzelnen Ausgangssignale bi in Abhängigkeit von sämtlichen Eingangssignalen α_μ berechnet Gemäß Gleichung (4) sind die Beiwerte der jeweiligen Einga.tgssignale 3_μ die Füterkoeffizienten kx _μ.

3.5.3 Nichtkanonisches Abzweig-Digitalfilter
aus LC-Referenztiefpaß

Als Bezugsschaltung dient der versteuerte LC-Tiefpaß in spulenarmer π-Abzweigstruktur nach F i g. 8.

Hierbei bedeuten

wobei / = natürliche Frequenz, und

(11)

Torwiderstände des
Rechenwerks M
(siehe F i g. 9)

Kapazitäts- Ϊ

normierter > Koeffizient

/_μ = J Induktivitäts-J

<P_B = tan (π ■ f_D · T_x) = dimensionslose Bezugsfrequenz

f_D = Durchlaßkante
R_B = Bezugs-

Λ, = Generator-

R₇ = Abschluß-

Widerstand

45

332 Vorbemerkung

55

Das Verfahren läßt sich bei jedem Filtertyp beliebiger Ordnung anwenden, der nach der Theorie der Wellendigitalfilter berechnet werden kann.

Für die Praxis besonders wichtig ist die Klasse von Digitalfiltern, welche beidseitig resistiv abgeschlossene Referenzfilter in Abzweigstruktur nachbilden. Dieser Filtertyp mit seinem ausgezeichneten Toleranzempfindlichkeits-Verhalten im Durchlaß- als auch im Sperrbereich wird hier behandelt

Der Verfahrensweg zur Berechnung der Filterkoeffizienten h^ wird nun am Beispiel des hinsichtlich der Verzögerer TA nichtkanonischen Abzweig-Digitaltief-Dasses demonstriert

Der Bezugstiefpaß hat die höchstmögliche Zahl von Dämpfungspolen bei endlichen Frequenzen und einen Dämpfungspol bei der oberen Randfrequenz. Er ist nicht kanonisch, die Zahl seiner Reaktanzen ist gleich dem Filtergrad plus der Zahl der Dämpfungspole bei endlichen Frequenzen.

Fig.9 zeigt den vom LC-Referenzfilter (Fig.8) abgeleiteten Wellendigitaltiefpaß mit echter Abzweigstruktur. Sein (verzögerungsfreies) Rechenwerk M setzt sich aus den dreitorigen Serien- und Paralleladaptoren A\,..., As zusammen. Jeder Adaptor — bis auf einen — hat ein reflexionsfreies Tor und daher nur einen Multiplizierer. Der übrige Adaptor ohne reflexionsfreies Tor — und daher nur einen Multiplizierer. Der übrige Adaptor ohne reflexionsfreies Tor — hier nicht gezeichnet — mit seinen drei vorgeschriebenen Torwiderständen benötigt zwei Multiplizierer. Somit ist die Gesamtzahl der Multiplizierer gleich der Anzahl der Freiheitsgrade des LC-Bezugsfilters und daher kanonisch. Die aus den jeweils zwei resp. drei Torwiderständen berechneten Multiplizierer-Koeffizienten sind mit «,und /J, bezeichnet Wie bei der Implementation mit konzentrierter Arithmetik sollte der Adaptor ohne entkoppeltes Tor etwa in der Schaltungsmitte angeordnet werden. Die Bestimmung der Füterkoeffizienten Jt^ vereinfacht sich dann in den meisten Fällen beträchtlich.

Das LC-Bezugsfilter enthält gemäß der Anzahl der Dämpfungspole bei endlichen Frequenzen genauso viele Teüabbau-Kapazitäten und ist daher bezüglich seiner Reaktanzen nicht kanonisch. Infolgedessen hat der hiervon abgeleitete Weüendigiiaitiefpaß in der äußeren Beschallung ß auch nichi die niedrigstmögüche

Zahl von Verzögerungsgliedern Ta. Dieser Abzweig-Filtertyp wird später bei der Minimierung der Hardware durch einfache Maßnahmen in die bezüglich der Verzögerungseiieder Ta kanonische Schaltung übergeführt.

Das laufzeitfreie Rechenwerk M in Fig.9 ist der Ausgangspunkt für die Bestimmung der Filterkoeffizienten. Ersichtlich wurde der Vorzeichen-Inverter » — 1« des als Induktivität wirkenden Verzögerungsgliedes mit hineingenommen.

Die Berechnung der Filterkoeffizienten kx^ wird in folgender Weise durchgeführt. Zuerst sind für jeden Adaptor Ai, A2... As die einzelnen Signalgleichungen aufzustellen. Laut Fig. 10 kommen darin außer den Signalen nur die Multiplizierer-Koeffizienten vor. Sodann ist das (lineare, stets lösbare) Gleichungssystem unter Eliminieren aller internen Signale nach Gleichung (4) aufzulösen. Demzufolge muß das jeweilige Ausgangssignal bx als Funktion sämtlicher Eingangssignale αμ bestimmt werden. Die Beiwerte der einzelnen Eingangssignale a^ sind schließlich die zu programmierenden Filter-Koeffizienten kx^.

Manche Filterschaltungen enthalten in ihrer äußeren Beschaltung B zusätzlich mehrere Rechenbausteine. Von diesen Komponenten sollten möglichst viele ins Mehrtor Mmit einbezogen werden.

Die einzelnen Ausgangssignale bx lassen sich zwar auch aus dem vollständigen Signalflußdiagramm ermitteln, doch ist dies vor allem bei Filtern höheren Grades vergleichsweise sehr mühsam.

4. Mhiimierung des Schaltungsaufwands
4.1 Allgemeines

Gemäß Abschnitt 3. wird der Hardware-Aufwand in erster Linie von der Zahl der Speicher-Logik-Bausteine S, L bestimmt. Infolgedessen strebt man in vorteilhafter Ausgestaltung an, die Zahl der Ausgangssignale bx des Rechenwerks M zu minimieren. Darüber hinaus sollte die mit der Zahl der Adressen exponentiell wachsende Zahl der Speicherworte in akzeptablen Grenzen bleiben. Demzufolge ist auch vorteilhafterweise die Zahl der Eingangssignale β_μ des Rechenwerks möglichst niedrig zu halten.

Im folgenden werden für die beiden wichtigsten Schaltungstypen die Verfahren zur Minimierung des Hardware-Aufwands behandelt. Je nach Aufgabe und vorgesehener Technologie ist dann zu entscheiden, welche Variante zweckmäßigerweise angewendet wird.

Zuerst wird die Besprechung des Abzweig-Digitalfiltertyps weitergeführt, der unmittelbar von (versteuerten) LC-Referenzstrukturen abgeleitet wird.

4.2 Abzweig-Digitalfüter aus LC-Referenzstrukturen

4.Zl Kanonische Schaltung bezüglich der
Verzögerungsglieder

Der Hardware-Aufwand läßt sich deutlich vermindern, wenn das bezüglich seiner Verzögerungsglieder T_A nichtkanonische Abzweig-Digitalfilter nach Vorschlag der Literaturstelle [3] in die äquivalente kanonische Schaltung übergeführt wird. In diesem Fall ist dann die Zahl der Verzögerungsglieder gleich dem Grad der Übertragungsfunktion, und außerdem können die zu den redundanten Verzögerungsgliedern gehörigen Speicher-Logik-Bausteine S, L mit entfallen.

Das Schaltungsprinzip sei im folgenden erläutert. LC-Referenzfilter in Abzweigstruktur enthalten gewöhnlich kapazitive oder/und induktive Schleifen resp. Sterne. Hiervon können unter Beachtung der Kirchhoffsehen Regeln lineare Signalbeziehungen für das korrespondierende Wellendigitalfilter hergeleitet werden. Gemäß dieser Beziehungen läßt sich das jeweilige Ausgangssigiial der überzähligen Verzögerungsglieder durch gleichv artige Kombinationen aus übrigen Signalen ersetzen. Infolgedessen können die als Teilabbau-Kapazitäten wirkenden Verzögerungsglieder und somit auch die jeweils zugeordneten Speicher-Logik-Bausteine eingespart werden.

Das Verfahren wird für die Realisation in verteilter Arithmetik am Beispiel des nichtkanonischen Abzweig-Digitaltiefpasses nach Kapitel 3.5.3 und F i g. 9 näher demonstriert. Es beschränkt sich auf die Elimination des Verzögerungsgliedes ganz links, welches die Teilabbau-Kapazität Cs (proportional dem Teilwiderstand Rj) in F i g. 8 digital nachbildet.

Hierzu wird vom Ausgangssignal bx nach Gleichung (4) ausgegangen, das neben den Filterkoeffizienten kx# von sämtlichen Eingangssignalen β_μ abhängt.

Darin ist nun anstelle des Eingangssignals a_} die folgende Linearkombination einzusetzen:

a₃ = - (O₅ + O₆)

(12)

Nach Ausmultiplizieren und Umordnen ergibt sich dann mit a₂ = 0 das Ausgangssignal b_x zu

(13)

Ersichtlich ändern sich dabei lediglich die Koeffizienten der Eingangssignale as und ae,, ohne daß zusätzliche Hardware benötigt wird. Gemäß der Elimination des Verzögerungsgliedes Ta am Tor mit Widerstand Ri kann die Generierung des Ausgangssignals bj mittels Baustein^, Lentfallen.

Nach dieser Methode lassen sich auch die übrigen redundanten Verzögerungsglieder einsparen, welche die Teilabbau-Kapazitäten c_b c,„_₃ digital nachbilden.

Das hier beschriebene Verfahren führt in Verbindung mit dem anschließend erörterten zum niedrigstmöglichen Schaltungsaufwand.

Grundsätzlich lassen sich nach der Arbeit [3] auch solche Verzögerungsglieder eliminieren, die Schwingkreis-Reaktanzen resp. die Vollabbau-Reaktanz digital nachbilden.

Zusammenfassend kann man sagen, daß nach Elimination aller überschüssigen Verzögerungsglieder Ta mit den zugeordneten Speicher-Logik-Bausteinen 5, L sich die Gesamtzahl der Ein- und Ausgänge des Rechenwerks M jeweils um die Zahl der Dämpfungspole bei endlichen Frequenzen vermindert.

Das Abzweig-Digitalfilter enthält jetzt die Mindest-

zahl von Verzögerungsgliedern. Wichtig ist dies vor allem auch für den Multiplexbetrieb.

422 Weitere Reduktion der Hardware

Die Zahl der Speicher-Logik-Bausteine S, L läßt sich weiter drastisch vermindern, wenn sehr einfache Verknüpfungen unter gewissen Adaptorgleichungen genützt werden.

Hier werden ebenfalls die praktisch besonders wichtigen versteuerten Filterstrukturen mit den Sperrstellen bei endlichen Frequenzen behandelt.

Dabei ist die Schaltungskonfiguration des Wellendigitalfilters in konzentrierter Arithmetik, das im folgenden »digitales Referenzfilter« genannt wird, zur Berechnung der Filterkoeffizienten so zu steuern, daß jeweils die Torwiderstände der beiden als Schwingkreis-Induktivität und -Kapazität wirkenden Verzögerungsglieder mit Hilfe eines Paralleladaptors einander angepaßt werden.

Das Verfahren wird auch am Beispiel des vom LC-Referenzfilter in F i g. 8 abgeleiteten Wellendigitaltiefpasses nach F Ϊ g. 9 erläutert.

In F i g. 11 ist das Signalflußdiagramm des Dreitor-Paralleladaptors A₃ dargestellt Für diesen Adaptor mit reflexionsfreiem Tor sind hier die Signalgleichungen aus F i g. 10 nochmals aufgeführt.

(14)

Hiervon kann die nur von zwei Signalpaaren abhängige, multipliziererlose Beziehung abgeleitet werden:

04 + a<.

(15)

Demzufolge läßt sich das Ausgangssignai £>« lediglich durch Addieren der beiden Eingangssignale a*, as und des mit Baustein S, L berechneten Ausgangssignals 65 sehr aufwandsarm generieren.

Die zugehörigen Schaltungskonfigurationen in den Fig. 12a, 12b vferden dadurch ermöglicht, daß in Gleichung (15) das interne Signal y₂ nicht auftritt. Es liefert nämlich zu b* und bs jeweils den gleichen Beitrag, da F i g. 11 zufolge sein Weg in den rechten Schaltungsteil versperrt ist.

Gemäß F i g. 9 ist aufgrund seines vorgeschriebenen Torwiderstandes je ein Verzögerungsglied T_A am abhängigen und unabhängigen Tor von Adaptor A3 anzuschalten. Dabei sollte das als Induktivität wirkende Verzögerungsglied mit dem ins Rechenwerk M einbezogenen Vorzeichen-lnverter »- 1« ans unabhängige Tor gelegt werden. In diesem Fall kompensieren sich die beiden in Reihe geschalteten Vorzeichen-lnverter der digital nachgebildeten Induktivität und des Adaptors in ihrer Wirkung. Demzufolge läßt sich das Signal & ausschließlich durch Addieren erzeugen, während bei der alternativen Verschaltung auch subtrahiert werden muß.

Das digitale Referenzfilter sollte auch mit einem Paralleladaptor enden. In Fig.9 ist dieser Adaptor das Dreitor As mit entkoppeltem Tor.

Für das Signal h am Filterausgang gilt somit analog Gleichung (15).

Gewöhnlich ist das Eingangssignal a2 = 0; Gleichung

(16) vereinfacht sich dann zu
b₂ = a_m+b_m

(17)

Demnach läßt sich das Signal bi aus dem Eingangssignal a_m und dem mittels Baustein (S, L)_n, erzeugten Ausgangssignal b_m durch eine einzige Addition gewinnen.

Wie der Vergleich mit dem vorigen Kapitel 4.2.1 zeigt, läßt sich jetzt die Zahl der Speicher-Logik-Bausteine S. L noch halbieren, allerdings unter zusätzlichem Aufwand weniger Addieren

Die gleichen Gesetzmäßigkeiten wie oben gelten auch für den Paralleladaptor ohne reflexionsfreir-j Tor. Im folgenden sind als Beispiel die Gleichungen für den Dreitor-Adaptor in F i g. 13 angeschrieben.

5) - O₀-O₁ B₂= O₀-O₂ S₃= O₀-O₃

(18)

βο =

wobei

= 2 - σ, - ä₂

(19)

(20)

Hieraus lassen sich die ebenfalls multipliziererfreien Beziehungen ablesen:

b\- S_} = - O
S₂-S, = -a

(21)

Ersichtlich haben alle drei Formeln die gleiche Struktur wie Gleichung (15). Demzufolge gelten dafür auch die vorstehenden Ausführungen. Bezüglich der Generierung des Ausgangssignals sind hier die drei Tore gleichwertig.

Der Adaptortyp ohne reflexionsfreies Tor hat bei höhergradigen Filtern mit echter Abzweigstruktur nur ein sehr beschränktes Anwendungsfeld. Er dient in diesem Fall gewöhnlich nur zum »Auffangen« eines oder eventuell auch mehrerer Widerstandswerte.

Der Erfindung zugrunde liegende Untersuchungen haben gezeigt, daß sich außer den genannten noch weitere Beziehungen unter den Ein- und Ausgangssignalen des Rechenwerks gewinnen lassen. Diese Beziehungen enthalten zwar auch keine Multiplizierer-Koeffizienten, doch sind sie vergleichsweise deutlich umfangreicher. Folglich ist im Falle der praktischen Realisation gegenüber dem vorgeschlagenen Verfahren der Hardware-Aufwand stets größer.

Laut früher erhobenener Forderung ist von versteilerten LC-Referenzfiltern auszugehen, die nls Schwingkreis-Struktur möglicht durchweg Parallelkreis enthalten. Hiervon läßt sich gewöhnlich — mit Ausnahme von Bandsperren - jeder praktisch wichtige Abzweig-Digitalfiltertyp herleiten.

43 Abzweig-Digitalfilter aus
FDNR-Referenzstrukturen

Für die Realisation von Wellendigitalfiltern in verteilter Arithmetik haben weiter Schaltungstrukturen große Bedeutung, die aus versteuerten Abzweig-Referenzfiltern mit FDNR-Elementen hergeleitet werden.

Das Verfahren zur Minimierung der Hardware besteht hier darin, nicht mehr ein, sondern zwei Verzögerungsglieder jeweils mit einem Tor des Rechenwerks zu verschalten, wodurch sich bei größeren Rechenwerken die Zahl der Tore beträchtlich vermindert

Die Grundlagen zur Berechnung von Wellendigita'.filtern aus FDNR-Bezugsstrukturen sind in [4] publiziert

Nach dem FDNR-Prinzip lassen sich — ebenso wie bei den aktiven RC-Filtern - Tief-, Hoch- und Bandpässe entwickeln, aber keine Sperrenschaltungen.

Hier wird zunächst auch von LC-Filtern in Abzweigstruktur mit beidseitig resistivem Abschluß ausgegangen. Somit ist das hervorragende Toleranzempfindlichkeits-Verhalten im Durchlaß- und Sperrbereichs gewährleistet. Das LC-Filter wird sodann durch Multiplikation mit φ oder l/ψ in das FDNR-Bezugsfilter übergeführt In diesem Fall besteht die Schaltung aus Superreaktanzen, resistiven Komponenten und reaktiven Abschlüssen. Dem FDNR-Bezugsfilter wird schließlich das Abzweig-Wellendigitalfilter in konzentrierter Arithmetik nachgebildet.

Mit Rücksicht auf gute Stabilität und optimalen Dynamikbereich ist von bestimmten LC-Schaltungen auszugehen. So müssen bei Tiefpässen kapazitätsarme und bei Hochpässen induktivitätsarme T-Strukturen vorgegeben werden. Hiervon sind dann FDNR-Bezugstiefpässe mit Superkapazitäten oder FDN R-Bezugshochpässe mit Superinduktivitäten abzuleiten.

Wellendigitalfilter aus FDNR-Referenzstrukturen sind mit verteilter Arithmetik ebenfalls nach den im vorstehenden Abschnitt 3. gegebenen Erläuterungen zu entwickeln.

Die Filterkoeffizienten kx^ des Rechenwerks M bestimmen sich also wieder nach Kapitel 3.5. Allerdings wird jetzt auch das durchlaufende Signal am Filtereingangstor b\ benötigt, und darüber hinaus ist 32 #0 (vgl. F i g. 2a, 2b). Umgekehrt kann jedoch eine Reihe von Ein- und Ausgangssignalen ignoriert werden. Das ist bei den digital nachgebildeten resistiven Komponenten der Fall. Folglich wird die Berechnung der Filterkoeffizienten relativ einfach. In der Regel bestehen hier keine Verknüpfungen unter den Signalen.

Die äußere Beschattung B hat im Vergleich zum Filtertyp nach Kapitel 4.2 eine völlig andere Struktur. So bestehen die digitalen Nachbildungen der Superreaktanzen jeweils aus zwei Verzögerungsgliedern und einigen Rechenbausteinen. Darüber hinaus sind das Ein- und Ausgangstor des Filters im wesentlichen mit je einem Verzögerungsglied zu verschalten. Im Interesse einer optimalen Dimensionierung sollten möglichst viele Rechenbausteine ins Mehrtor M mit einbezogen werden.

Wie der Vergleich mit Filtern nach Kapitel 4.2 für Tief- und Hochpässe bezüglich der Zahl der Hardware-Komponenten zeigt, sind beim hier behandelten Schaltungstyp - unabhängig vom Filtergrad - stets ein Verzögerungsglied und ein Speicher-Logik-Baustein mehr aufzuwenden. Dies gilt bei serieller Arithmetik ohne Berücksichtigung der jeweiligen Verzögerungszeit Ta in den Parallel-Serien-Umsetzern PSU. Dagegen

sind mit Berücksichtigung dieser Verzögerungszeit /ίο— 1 Verzögerungsglieder weniger erforderlich; die übrigen Verhältnisse bleiben erhalten. Dafür ist jetzt aber die Zahl der Eingänge des Rechenwerks um die Zahl der Dämpfungspoie no bei endlichen Frequenzen kleiner, so daß sich vor allem bei höhergradigen -Filtern aufgrund des exponentiellen Wachstumsgesetzes die Zahl der Speicherworte beträchtlich vermindert

Bei Bandpässen läßt sich wegen der Vielzahl von Konfigurationen erst im konkreten Einzelfall entscheiden, welches Schaltungskonzept — gewöhnlich auch unter Beachtung technologischer Gesichtspunkte — zum niedrigsten Hardware-Aufwand führt

5. Schaltungsaufwand, Diskussion der Ergebnisse

Im folgenden sind für die oben behandelten Schaltungsmöglichkeiten die Formeln zur Berechnung des Hardware-Aufwands zusammengestellt

Als Referenzfilter dienen dabei die in der Praxis besonders wichtigen kopplungsfreien Abzweigstrukturen von ungeradem Grad mit der höchstmöglichen Zahl von Dämpfungspolen bei endlichen Frequenzen und nur einem Dämpfungspol bei der oberen bzw. unteren Randfrequenz.

Die sehr einfachen Beziehungen gelten für Tief- und Hochpässe von beliebigem, ungeradem Grad. Hiervon läßt sich auch der Hardware-Aufwand für geraden Grad und für die übrigen Filtertypen ableiten.

Bei den Schaltungsvarianten aus LC-Referenzstrukturen sind b\ nicht generiert und ai = 0 angenommen.

Die Tabellen 1 und 2 zeigen die Formeln, ermittelt für die Realisation in serieller Arithmetik. Bei Parallelarithmetik sind die Hardware-Zahlen noch mit der Signalwortbreite wzu multiplizieren; für /Jvgilt jeweils Spalte 1).

Verwendete Bezeichnungen in den Tabellen:

g = Grad des Filters (in Tabelle 1 und 2 ungerader Grad)

Πα = Zahl der Ausgänge des Rechenwerks M bzw. Zahl der Speicher-Logik-Bausteine S, L

no = Zahl der Dämpfungspole bei endlichen Frequenzen

Pe = Zahl der Eingänge des Rechenwerks M

ns = Wortzahl der Speicherbausteine 5

n_v = Zahl der Verzögerungsglied«^ T_A in der Beschaltungß

n₊ = Zahl der Addierer mit je zwei Eingängen.

Abzweig-Digitalfilter aus LC-Referenzstrukturen:

©Nichtkanonische 1 _s,_{chaltung bezüglich der}
©Kanonische J Verzögerungsglieder T₄

©Zusätzlich minimale Zahl der Speicher-Logik-Bausteine S, L

Abzweig-Digitalfilter aus FZW/?-Referenzstrukturen: (*)

Außerdem gelten noch die Beziehungen:

g = 2n_D+l (22)

n_s = 2"^E (23)

ί9

Die Tabellen 1 und 2 zeigen folgendes.

Für die Praxis sind wegen ihres relativ geringen Hardware-Aufwands vor allem die Schaltungsvarianten ® und ® von Bedeutung.

Beim Filtenyp © ist die Zahl der Ausgänge des Rechenwerks nur halb so groß wie die Zahl der Eingänge. Hier sind zur externen Summation einiger Signale zusätzlich 2n_D + 1 Addierer mit je 1 Bit aufzuwenden.

Die Schaltung ® benötigt gegenüber © unabhängig vom Filtergrad stets ein Verzögerungsglied T_A weniger. Dies gilt ohne Berücksichtigung der jeweiligen Verzögerungszeit T_A in den Parallel-Serien-Urosetzern PSU. Mit Berücksichtigung dieser Verzögerungszeit erfordert die Variante ® gegenüber ® unabhängig vom Filtergrad stets n_D-\ Verzögerungsglieder T_A mehr. Weiterhin werden ein Speicher-Logik-Baustein 5, L sowie 2-n₀ Addierer weniger benötigt. Umgekehrt ist bei der Variante ® verglichen mit ® die Wortzahl der Speicherbausteine S um den Faktor 2"^D niedriger. Mit dem Schaltungstyp ® sind daher vorzugsweise Filter höheren Grades zu entwickeln, um auch den Speicherbedarf möglichst niedrig zu halten.

6. Ausi'ührungsbeispiele
6.1 Allgemeines

Nach der Behandlung der Grundlagen und allgemeiner Ausführungsbeispiele werden im weiteren noch zwei spezielle Ausführungsbeispiele näher beschrieben.

Als Referenzfilter dient jeweils ein versteuerter Tiefpaß vom Grad 5 in Abzweigstruktur mit beidieitig resistivem Abschluß. Er hat zwei Dämpfungspole bei endlichen Frequenzen und einen Dämpfungspol bei der höheren Randfrequenz.

Beide verlustfreien Referenztiefpässe sind bezüglich der Zahl ihrer Reaktanzen nicht kanonisch. Diese Zahl — 7 — ist gleich dem Filtergrad zuzüglich der Zahl der Sperrstellen bsi endlichen Frequenzen.

Die Beschreibung der einzelnen Schaltungen beschränkt sich vor allem auf den grundsätzlichen Aufbau. Im Fall der Serienarithmetik wird hierbei daher auf den Einfluß der jeweiligen Verzögerungszeit Ta in den Parallel-Serien-U-nsetzern PSU nicht eingegangen.

Der Hardware-Aufwand bestimmt sich nach Kapitel 5. Er gilt durchweg für die Realisation in Serienarithmetik — ohne Berücksichtigung der PSU-Verzögerungszeiten. Bei Parallelarithmetik sind die einzelnen Hardware-Zahlen noch mit wzu multiplizieren.

Bei der Realisation in Serienarithmetik läßt sich von Fig. 17a, 20a, 21a, 26a ausgehend — die jeweilige Verzögerungszeit Ta in den Parallel-Serien-Umsetzern PSU sehr einfach berücksichtigen. So entfallen bei den Schaltungen aus den digitalen Referenzfiltern in F i g. 15 und Fig. 18 alle Verzögerer Ta in de.· äußeren Beschallung B - wie F i g. 17b und F i g. 20b zeigen. Für die Schaltungen mit dem minimierten Hardware-Aufwand ist das jeweilige Signalflußdiagramm in F i g. 21b und F i g. 26b abgebildet.

Zuerst wird der von einem LC-Bezugstiefpaß abgeleitete Digitalfiltertyp besprochen.

6.2 Abzweig-Digitaltiefpaß aus LC-Referenzfilter

In Fig. 14 ist das Schaltbild des LC-Referenztiefpasses dargestellt. Gewählt wurde die spulenarme Λτ-Struktur mit Parallel-Resonanzkreisen. Damit ist die Bedingung für die Minimierung der Hardware nach 4.2.2 erfüllt

Fig. 15 zeigt das Blockschaltbild des von diesem Referenzfilter nach [1, 2] hergeleiteten Wellendigitaltiefpasses in konzentrierter Arithmetik. Er enthält in der äußeren Beschallung B die sieben als Reaktanzen ) wirkenden Verzögerungsglieder T_A und ist daher bezüglich der Zahl dieser Bausteine nicht kanonisch. Das Rechenwerk M besteht im wesentlichen aus zwei Serien- und fünf Paralleladaptoren mit jeweils drei Toren, wobei der Adaptor ohne reflexionsfreies Tor

ίο vorteilhafterweise in der Filiermitte angeordnet ist Insgesamt wird die kanonische Zahl von acht Multiplizierern benötigt, die bei den Serien- resp. Paralle'adap-

toren mit ßußz resp. «i «6 bezeichnet sind. Damit bei

der Implementation in verteilter Arithmetik der

i". Hardwareaufwand möglichst niedrig bleibt, sind die Vorzeichen-Inverter » — 1« der digitalisierten Induktivitäten ins Rechenwerk M mit einbezogen. Hier wird das auslaufende Signal b\ am Filtereingang nicht berücksichtigt, und außerdem ist das eintretende Signal ai am

->n Filterausgang als Null angenommen. Das Rechenwerk hat infolgedessen die je acht Eingangs- und Ausgangssignale *i, a*..., 39 und bi,..., b*.

Aus Fig. 16a, 16b lassen sich die Filterkoeffizienten kxp — nach Fig. 15 berechnet — für den Wellendigital-

2» tiefpaß in F i g. 17a, 17b entnehmen. Aufgeführt sind die einzelnen Ausgangssignale bx des Rechenwerks, die gemäß Kapitel 3. allgemein der Beziehung gehorchen:

(24)

Sie hängen jeweils von sämtlichen Eingangssignalen a_h des Rechenwerks und den Filterkoeffizienten k^ ab, welche ihrerseits von den Multiplizierer-Koeffizienten

Jj bestimmt werden. Der Allgemeingültigkeit halber wurde das austretende Signal b\ am Filtereingang mit angegeben und das einlaufende Signal 32 am Filterausgang nicht als Null vorausgesetzt.

In Fig. 17a ist das Pendant zu Fig. 15 in verteilter Arithmetik mit der gleichfalls nichtkanonischen Zahl von sieben Verzögerungsgliedern Ta in der — unveränderten — äußeren Beschallung B abgebildet. Das Rechenwerk M enthält insgesamt 7+1 gleichartige Speicher-Logik-Bausteine S, L mit den jeweils acht

*'■> Eingangssignalen a\, 33, ..., 3₉ als Adreßdaten. Laut Kapitel 5. bestimmen sich die Hardware-Zahlen mit g=5 und /?d=2 zu: /Jv= 7: n_A = n_E=8; /Js= 256; Gesamtzahl der Speicherworte = 2048.

Fig. 18 zeigt das Blockschaltbild des Wellendigital-

w tiefpasses mit der kleinstmöglichen Zahl von Verzögerungsgliedern Ta in konzentrierter Arithmetik. Er enthält in seiner äußeren Beschattung B — um die Zahl der Dämpfungspole bei endlichen Frequenzen vermindert bzw. dem Filtergrad entsprechend - nur mehr fünf Verzögerungsglieder. Die Schaltungsstruktur des Rechenwerks Mbestimmt sich aus Fig. 15 in der Weise, daß anstelle von 33 und at, intern die folgenden Signalkombinationen zugeführt werden:

33= -

36=-(3g+ 39)

(25) (26)

Da jetzt die beiden als Teilabbau-Kapazitäten wirkenden Verzögerungsglieder entfallen, werden auch die zugehörigen Ausgangssignale £3 und b, nicht mehr benötigt. Infolgedessen hat das Rechenwerk noch die je sechs Eingangs- und Ausgangssignale a_u 34, 35, 37, 3g, a« und bi, 64, bs, b?, 6g, £9.

Aus Fig. 19a, 19b sind die Filterkoeffizienten k^ für den bezüglich der Verzögerungsglieder kanonischen Wellendigitaltiefpaß in F i g. 20 zu ersehen. Sie ermitteln sich - ohne zusätzliche Hardware - aus den Beziehungen für das nichtkanonische Filter in Fig. 16 durch Einsetzen der Signalverknüpfungen (25) und (26). Demzufolge kommen jetzt ku wie auch Αχ.6 nicht mehr vor, und außerdem haben sich kxs, fag sowie fa_a geändert.

In F i g. 20 ist das Gegenstück zu F i g. 18 in verteilter Arithmetik ebenfalls mit der kanonischen Zahl von Verzögerungsgliedern Ta in der — unveränderten — äußeren Beschallung B dargestellt. Aufgrund der Elimination der zwei als Teilabbau-Kapazitäten wirkenden Verzögerungsglieder können auch die zugeordneten Makrobausteine 3 und 6 entfallen. Das Rechenwerk M enthält jedoch noch 5 + 1 Speicher-Logik-Bausteine S, L mit den jeweils sechs Eingangssignalen a\, a*, as, a₇, a₈, a₉ als Adreßdaten. Für die Zahl der Komponenten wieder mit #=5 und n_o=2 - gilt hier: /Jv= 5; Π₄ = Π£=6; ns= 64; Gesamtzahl der Speicherworte =384.

Fig.21a zeigt schließlich das Blockschaltbild des Wellendigitaltiefpasses in verteilter Arithmetik mit der niedrigstmöglichen Zahl von Verzögerungsgliedern Ta und darüber hinaus auch von Speicher-Logik-Bausteinen S, L Gemäß Tabelle 1 bzw. 2 Ziffer ® besteht das Rechenwerk M lediglich noch aus den drei Makrobausteinen 5, 8 und 9 nut den jeweils sechs Eingangssignalen £i, a»,, a$, ai, ag, a? als Adressen. Diese gleichfalls mit den Filterkoeffizienten in Fig. 19 zu programmierenden Speicher-Logik-Bausteine generieren die drei Ausgangssignale b₅, & und O₉. Hiervon werden zusammen mit gewissen Eingangssignalen die drei übrigen Ausgangssignale fe, fat und bj nach den folgenden Beziehungen abgeleitet:

(27) (28) (29)

Die zusätzlich benötigten drei Addierer mit zwei resp. drei Eingänge und jeweils 1 bit müssen in die äußere Beschallung B mit hineingenommen werden. Gegenüber der Schaltungsvariante in F i g. 20a, 20b lassen sich nunmehr auch noch die Speicher-Logik-Bausteine 2, 4 und 7 einsparen. Für den Hardware-Aufwand ergeben sich folglich die nachstehenden Daten: πν=5; η_Α = 3\ n_E=6; n_s=64; Gesamtzahl der Speicherworte= 192. Gemäß Vergleich der Fi g. 17a, 17b, 20a, 20b sowie 21a, 21b vermindert sich also die Zahl der Speicher-Logik-Bausteine von acht über sechs auf drei und die Zahl der Speicherworte von 2048 über 384 auf 192.

Gemäß Fig. 16a, 16b bestehen unter den einzelnen Signalen außer den Gleichungen (27, 28, 29) noch weitere Verknüpfungen. Diese sind jedoch umfangreicher und führen somit auf deutlich höheren Schaltungsaufwand.

Bisher wurde der Wellendigitaltiefpaß von einer LC-Schaltung hergeleitet Im anschließenden zweiten Ausführungsbeispiel dient als Referenzfilter ein FDNR-Tiefpaß.

63 Abzweig-Digitaltiefpaß aus
FDNR-Referenzfilter

Hier wird zunächst auch von einem LC-Abzweigtiefpaß mit beidseitig resistivem Abschluß ausgegangen.

Damit ist von vornherein das sehr gute Empfindlich keits-Verhalten im Durchlaß- und Sperrbereich gewähr leistet. Gemäß Fig.22 wurde die kapazitätsarme T-Struktur mit zwei Kapazitäten und fünf Induktivitäten gewählt. Folglich hat der hieraus berechnete FDNR Tiefpaß gute Stabilität und optimalen Dynamikbereich

Das LC-Filter wird durch Multiplikation mit l/ψ in den FDNR-Referenztiefpaß nach Fig.23 übergeführt. Er besteht aus zwei Superkapazitäten sowie fünf ohmschen Widerständen und ist beiderseits mit Kapazitäten abgeschlossen.

In Fig.24 ist der von diesem FDNR-Bezugsfilter nach der Publikation [4] hergeleitete Wellendigitaltiefpaß in konzentrierter Arithmetik dargestellt. Er enthält in seiner äußeren Beschattung B neben einigen Rechenbausteinen - die sechs als Reaktanzen wirkenden Verzögerungsglieder T_A und ist daher bezüglich dieses Bausteintyps nicht kanonisch. Das laufzeitfreie Rechenwerk M besteht aus zwei Parallel- und fünf Serienadaptoren mit jeweils drei Toren, wobei der Adaptor ohne reflexionsfreies Tor in der Filtermitte liegt. Insgesamt wird die kanonische Zahl von acht Multiplizierern benötigt, welche bei den Parallel- bzw

Serienadaptoren mit «,. «₂ bzw. /?, ß_b bezeichnet

sind. An den fünf Adaptor-Toren mit den digitalen Nachbildungen der resistiven Komponenten sind jeweils das Eingangssignal Null und das in die Senke laufende Ausgangssignal ohne Bedeutung. Damit be der Implementation in verteilter Arithmetik die Hardware möglichst niedrig bleibt, sollten die beiden Faktor-2-Multiplizierer und gegebenenfalls auch de Inverter /ins Rechenwerk mit einbezogen werden. Hie wird das auslaufende Signal b, am Filtereingang benötigt, und außerdem ist das eintretende Signa! a₂ an Filterausgang von Null verschieden. Das Rechenwerk hat infolgedessen die je vier Eingangs- und Ausgangs signale au a₂, a₅, a₈ und bu &■ bs, *»■^{ln F}' ψ ^{24 und} analog in Fig.26a, 26b ist miteingezeichnet, wie sich aus dem Tief- ein Hochpaß gewinnen läßt. Dazu sind lediglich einige Vorzeichen in der äußeren Beschallung B zi invertieren, was jeweils durch den Hinweis »untere Vorzeichen« kenntlicn gemacht ist.

Aus Fig. 25 lassen sich die Filterkoeffizienten kx,^ -nach F i g. 24 ermittelt - für den Wellendigitaltiefpaß ii Fig. 26a, 26b entnehmen. Wiedergegeben sind di« einzelnen Ausgangssignale bx, welche allgemein de folgenden Signalstruktur gehorchen:

dik= 1,2,5,8 (30)

Die relativ einfacher. Beziehungen hängen jeweil von den vier Eingangssignalen und den Multiplizierer Koeffizienten ab. Hier sind noch keine zusätzliche!

■->-. Rechenoperationen aus der äußeren Beschallung mi

einbezogen. Ersichtlich bestehen unter den Eingangs

und Ausgangssignalen des Rechenwerks keine Ver knüpfungen.

F i g. 26a zeigt schließlich das Pendant zu F i g. 24 i

b<> verteilter Arithmetik mit gleichfalls sechs Verzöge rungsgliedern T_A in der - unveränderten - äußere Beschallung B. Das Rechenwerk M enthält 2 + einheitliche Speicher-Logik-Bausteine 5, L mit de jeweils vier Eingangssignalen a\, a₂, as, ag als Adreßda

tr. ten. Um den Hardwareaufwand so niedrig wie möglic zu halten, sollten die beiden Faktor-2-Multiplizierer un gegebenenfalls auch der Vorzeichen-Inverter / in Rechenwerk Mmit einbezogen werden. Nach Tabelle

bzw. 2 Ziffer © bestimmt sich der Schaltungsaufwand wieder mit g=5 und /?d=2 - zu: /?y=6; n* = /7f=4; /7.9= 16;GesamtzahlderSpeicherworte = 64;n₊ =5.

Wie der Vergleich der beiden Ausführungsbeispiele mit LC- und FDNR-Referenztiefpaß lautet F i g. 21a und F i g. 26a zeigt, werden beim zweiten Schaltungstyp — von einigen Invertern abgesehen — ein Verzögerungsglied und eine Speicher-Logik-Einheit mehr beötigt, dafür beträgt aber in diesem Fall die gesamte Wortzahl der Speicherbausteine anstelle von 192 nur 64.

Mit Berücksichtigung der jeweiligen Verzögerungszeit Ta bei der Parallel-Serien-Umsetzung ist - wie Fig.21b und Fig.26b zeigen - beim zweiten Schaltungstyp (aus FDNR-Referenztiefpaß) ein Verzögerungsglied weniger erforderlich. Die übrigen Verhältnisse bleiben erhalten.

Verwendete Bezeichnungen

A Akkumulator

Aj Adaptor

α._μ Eingangssignal am Tor μ

Xj Multiplizierer-Koeffizient des Paralleladaptors

B äußere Beschallung

bi Ausgangssignal am Tor λ

ßj Multiplizierer-Koeffizient des Serienadaptors

ο_μ normierter Kapazitäts-Koeffizient

F natürliche Frequenz

Fd Durchlaßkarite

g (ungerader) Grad des Filters

/ Vorzeichen-Inverter

k^ konstante Filterkoeffizienten, bestimmt durch das

Signalverhältnis b>./a_M

L Logikbaustein

4 normierter Induktivjtäts-Koeffizient

M laufzeitfreies Mehrtor (Rechenwerk) für die theoretische Filterschaltung; der Begriff »Mehrtor« wird auch beibehalten, wenn die Zahl der Ein- und Ausgangssignale verschieden ist.

m Zahl der Tore des Rechenwerks; vor der Minimierung der Hardware gilt ιη — η_Α = ηε;

n\ Zahl der Ausgänge des Rechenwerks Aibzw. Zahl der Speichel -Logik-Bausleine S, L

no Zahl der Dämpfungspole bei endlichen Frequenzen

/7£ Zahl der Eingänge des Rechenwerks M

ns Wortzahl der Speicherbausteine S

nv Zahl der Verzögerungsglieder T_A in der Beschaltung B

/J₊ Zahl der Addierer (mit je zwei Eingängen)

ν Schrittzahl des Serientaktes

PSU Parallel-Serien-Umsetzer

R_B Bezugs-Widerstand

R\ Generator-Widerstand

R₂ Abschluß-Widerstand

R_μ (positiver) Widerstand des Tores μ

5 Speicherbaustein

S, L Speicher-Logik-Baustein

Si, S₂ Schalter

Ta Verzögerungsglied

MTa Abtastfrequenz

MTs Frequenz des Serientaktes

ψΒ transformierte Bezugsfrequenz

ψ transformierte komplexe Frequenz

w Signalwortlänge

tv Speicherwortlänge

Xj internes Signal des Rechenwerks

Yj internes Signal des Rechenwerks

Literaturverzeichnis

1. A. Fettweis, Digital filter structures related to ίο classical filter networks, Archiv für Elektronik und Übertragungstechnik, Bd. 25, Febr. 1971, Seiten 79 bis 89.

2. A. Sedlmeyer and A. Fettweis, Digital filters with true ladder configuration, Int. Journal of Circuit Theory and Applications, Bd. 1, Nr. 1, Jan. 1973, Seiten 5 bis 10,

3. A. Fettweis, Canonic realization of ladder wave digital filters, Int. Journal of Circuit Theory and Applications, Bd. 3, Okt. 1975, Seiten 321 bis 332.

4. A. Fettweis, Wave digital filters with reduced number of delays, Int. Journal of Circuit Theory and Applications, Bd. 2, Okt. 1974, Seiten 319 bis 330.

5. L. B. Jackson, J. F. Kaiser, and H. S. McDonald, An approach to the implementation of digital filters, IEEE Trans. Audio Electroacoust., Vol. AU-16, Sept. 1968, Seiten 413 bis 421.

6. S. L. Freeny, Special-Purpose Hardware for Digital filtering, Proc. of the IEEE, Vol.63, No.4, April 1975, Seiten 633 bis 648.

JO 7. A. Fettweis, G, J. Mandeville und C. Y. Kao, Design of wave digital filters for communications applications, Proc. 1975 IEEE Int. Symp. on Corcuits and Systems, Newton (Boston), Mass, April 1975, Seiten 162 bis 165.

8. P. Lennarz. Hardware-Realisation von Wellendigitalfiltern, Frequenz Bd. 32, Sept. 1978, Seiten 256 bis 261.

9. H. J. De Mau, C. J. Vandenbulcke und M. M. Van Cappellen, High- Speed NMOS Circuits for ROM-Accumulator and Multiplier Type Digital Filters, IEEE Journal of Solid-State Circuits, Vol. SC-13, No. 5, Okt. 1978, Seiten 565 bis 572.

10. fvi. Büttner und H. VV. Schüßler, On structures for the implementation of the distrubuted arithmetic, Nachrichtentechnische Zeitschrift, Bd. 29, Juni 1976, Seiten 472 bis 477.

11. W. K. Jenkins und B. J. Leon, The Use of Residue Number Systems in the Design of finite Impulse Response Digital Filters, IEEE Transactions on Circuits and Systems, Vol. CAS-24, No. 4. April 1977.Seitenl91bis201.

12. W. K. Jenkins und B. J. Leon, The Use of Residue Conding in the Design of Hardware for nonrecursive Digital filters, Conference Record from the Eigth Asilomar Conference on Circuits, Systems, and Computers, Dez. 1974, Seiten 458 bis 462.

13. A. Croisier, D. J. Esteban. M. E. Levilion und V. Riso, Digital filter for PCM encoded signals, US-Patent 37 77 130, Dez. 1973.

14. A. Peled und B. Liu, A new hardware realization of digital filters, IEEE, Trans, on Acoustics, Speech, and Signal Processing, ASSP-22, Dez. 1974, Seiten 456 bis 462.

Hierzu 33 Blatt Zeichnungen

Claims (12)

Patentansprüche:

1. Wellendigitalfilter, das aus einem laufzeitfreien Mehrtor (Rechenwerk) mit einer dem Filtergrad zugeordneten Anzahl von über Ein- und Ausgänge angeschalteten Verzögerungsgliedern (äußere Beschattung) besteht, dadurch gekennzeichnet, daß das Rechenwerk (M) in seiner Gesamtheit als Schaltung mit verteilter Arithmetik ausgebildet und die Struktur des Wellendigitalfilters derart gewählt ist, daß sowohl die Anzahl der Speicher-Logik-Bausteine (S, L) wie auch die Anzahl der Verzögerungsglieder (Ta) und folglich die Anzahl der Verbindungsleitungen zwischen den Speicher-Logik-Bausteinen (S, L)\m Rechenwerk (Ai^ und den Verzögerungsgliedern (T_A) iii der äußeren Beschallung (B) durch Reduktion der Anzahl der das Übertragungsverhalten des Mehrtores (Mjbeschreibenden, in einer Matrix zusammengefaßten Filterkoeffizienten (k^)minimiert ist (F i g. 2a, 2b, 3,6,19).

2. Wellendigitalfilter nach Anspruch 1, dadurch gekennzeichnet, daß die Zahl der Verbindungsleitungen (az bis a?, bi bis bq in F i g. 17a bzw. a*, a% ai. an. β9, Ö4, bs, bj, bg, b) in F i g. 20a) zwischen dem Rechenwerk (M) und der äußeren Beschallung (B) gleich ist der doppelten Zahl der Verzögcrungsglieder (Ta)(F ig. 17a, 20a).

3. Wellendigitalfilter nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Zahl der im Rechenwerk (M) enthaltenen Speicher-Logik-Bausteine (S, L) gleich ist der Zahl der Ausgänge (bi bis fx, in F i g. 17a, 17b bzw. bi, b,; bs, bj; bs, t*, in F i g. 20a, 20b) des Rechenwerks (M) (F i g. 17a, 17b; 20a, 20b).

4. Wellendigitalfilter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zahl der Ausgänge (bs, h, bj) vom Rechenwerk (M) zur äußeren Beschattung (B) um einen Ausgang größer ist als die Zahl der Dämpfungspole bei endlichen Frequenzen (F i g. 21 a, 21 b).

5. Wellendigitalfilter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zahl der im Rechenwerk (M) enthaltenen Speicher-Logik-Bausteine (S, L) übereinstimmt mit der Zahl der Ausgänge (f>₅, bg, bg) des Rechenwerks (M) daß alle Eingänge (au a*, as, aj, a», ag) des Rechenwerks (M) mit den unter sich parallel geschalteten Adreßeingängen der Speicher-Logik-Bausteine (S, L) verbunden sind, und daß in der äußeren Beschallung (B) Addierer (Subtrahierer) vorgesehen sind, über die die Eingangssignale für solche Verzögerungsglieder (Ta) gewonnen werden, deren Eingangssignale (O₄, bj, fa) nicht mit Speicher-Logik-Bausteinen (S, L) des Rechenwerks (M) erzeugt werden(Fig. 21a,21b, Fig. 12).

6. Wellendigitalfilter nach Anspruch 1, dadurch gekennzeichnet, daß die Zahl der Ausgänge (bu tn, bs, bs) bzw. die Zahl der Eingänge (au a^, as, as) des Rechenwerks (M)um zwei größer ist als die Zahl der Dämpfungspole bei endlichen Frequenzen (F i g. 26a, 26b).

7. Wellendigitalfilter nach Anspruch 6, dadurch gekennzeichnet, daß die Zahl der Speicher-Logik-Bausteine (S, L) im Rechenwerk (M) übereinstimmt mit der Zahl der Ausgänge (b\, Z>2, bs, bs) des Rechenwerks (M)und alle Eingänge (a_t, ai, as, as) des Rechenwerks (M) mit den unter sich parallelgeschalteten Adreß-Eingängen der Speicher-Logik-Baustei-

ne (S, L) verbunden sind (F i g. 26a, 26b).

8. Wellendigitalfilter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei serieller Arithmetik die durch die Verzögerungsglieder (Ta) bewirkte Verzögerungszeit (T_A) in Form von Parallel-Serien-Umsetzern (PSU) im Rechenwerk ^enthalten sind (F i g. 17b, 20b, 21b, 26b).

9. Wellendigitalfilter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigstens zwei Filterkoeffizienten untereinander gleich sind (F i g. 7).

10. Wellendigitalfilter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zumindest einzelne der Speicher-Logik-Bausteine (S, L) unterteilt und die Ausgänge dieser Teil-Bausteine auf einei: Addierer führen, dessen Ausgang einen der Ausgänge des Rechenwerks (Abbildet

11. Wellendigitalfilter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zumindest einige der Speicher-Bausteine (S) über einen Multiplexer nur einem Logik-Baustein (L) zugeordnet sind.

12. Wellendigitalfilter nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in den Logik-Bausteinen (L) Zwischenspeicher (Register) vorgesehen sind (Pipeline).