JP2002522939A - 乗算器を用いないデジタルフィルタリング - Google Patents
乗算器を用いないデジタルフィルタリングInfo
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Abstract
Description
回避しようとするものである。
速信号のデシメーション(逓減)を必要とする最先端の出願では、カスケード積
分くし型フィルタ(CICフィルタ)が逓減の第1段で使用される。次段には、
従来の有限時間インパルス応答(FIR)逓減フィルタが続く。Nごとの逓減と
は、N個のデータサンプルごとに一つのサンプルをフィルタが出力することを意
味する。各フィルタの出力は、マルチビットであり、N個のデータサンプルを代
表する値となる。
ムである。このフィルタは入力された信号を係数Nでもって逓減する。図からわ
かるように、このCICフィルタは複数のアキュムレータ11を第1段とし、こ
の第1段は高速サンプリングクロック15で動作する。次の逓減段は、より低い
逓減クロック17でもってサンプルを生成し、N個のサンプルごとに一つのサン
プルが出力され、残りのサンプルは出力されない。そして、第3段は、逓減クロ
ックで動作する差分器19からなる。
要としない。その結果、CICフィルタは(第1段の)加算器の動作速度に依存
して制限される速度でもって動作することが可能である。それゆえ、非常に高速
な動作を要求されるときに、FIRフィルタの使用を可能ならしめるほどデータ
レートを十分に低くするためには、第1の逓減段でCICフィルタが使用される
。CICフィルタのSIN(X)/X周波数領域特性は、その後のFIRフィル
タにより補償しなければならず、このことがFIRフィルタの設計を複雑にして
いる。非常に初期のころの出願では、CICフィルタの加算器は処理速度を限界
付ける要素であった。
性として高速なものを要求されれば、フィルタバンクが必要とされるかもしれな
い。これは、さらにフィルタの構成を複雑にしてしまう。
ある。
とフィルタリング方法とにより達成され、1−bitデータサンプルのL(Lは
1より大きい。)−bitブロックを受信し、2L個のフィルタ出力値の一つを
選択するために1−bitデータサンプルのL−bitブロックを用いる。
1−bitデータサンプルのL−bitブロックを用いることには、正のフィル
タ係数と負のフィルタ係数のとを択一的に選択することより積を求めるべく、L
個の1−bitデータサンプルのそれぞれを用い、L個の積を全て加算すること
により2L個のフィルタ出力値の一つを発生させることが含まれている。
ために1−bitデータサンプルのL−bitブロックを用いることには、2L
個のフィルタ出力が蓄積されたアドレス指定可能なメモリに対してアドレス指定
すべく、1−bitデータサンプルのL−bitブロックを用いることが含まれ
てもよい。各L−bitブロックは、2L個のフィルタ出力値の一つをアドレス
指定する。アドレス指定されたフィルタの出力値はアドレス指定可能なメモリの
出力において供給される。2L個のフィルタ出力値は、L個の値についてとりうる L 個の和を表すかもしれない。各値は、L個の正のフィルタ係数の一つ、または、
L個の負のフィルタ係数の一つのいずれかを表す。また、各値は、L個のフィルタ
係数の一つまたは0のいずれかを表してもよい。
数のメモリに置き換えることもできる。より小さなメモリのそれぞれは、1−b
itデータサンプルのL−bitブロックから、対応するビットのサブセットを
アドレスとして受信する。より小さな複数のメモリの出力は、フィルタの出力値
を発生すべく合成される。
ために1−bitデータサンプルのL−bitブロックを用いることには、K個
のアドレス指定可能なメモリの一つに対応してアドレス指定すべく、1−bit
データサンプルのL−bitブロックのうちのm(i)ビットからなるグループ
を用いることが含まれる。ここで、1≦i≦Kであり、アドレス指定可能な各メ
モリは、2m(i)個の部分的なフィルタ出力を記憶し、m(i)ビットからな
る各グループは、2m(i)個の部分的なフィルタ出力に対応付けてアドレス指
定され、アドレス指定された部分的なフィルタ出力値は、アドレス指定可能なメ
モリの出力に供給される。2L個のフィルタ出力値の一つは、K個のアドレス指
定可能なメモリからの部分的なフィルタ出力値を合成することにより発生される
。いくつかの実施形態では、1≦i≦Kのときに、m(i)=L/Kとなる。す
なわち、K個の各メモリは、1−bitデータサンプルのL−bitブロックか
らL/K個と同じだけビットを受信することになろう。
の1以上のN−bitブロックは従属接続されたラッチ構成によりラッチ処理さ
れる。ここで、各ラッチステップは、逓減されたクロック信号に応答して動作し
、このクロック信号は、サンプリングクロック周波数のN個の供給ごとに一つ供
給される。一以上の従属されたラッチのそれぞれから得られるラッチされた値は
、受信された1−bitデータサンプルについてのN−bitブロックの部分を
少なくとも形成するようにグループ化される。
ッチは、一以上の従属接続されたラッチ構成の少なくとも一つの出力から、一以
上の1−bitデータサンプルを受信してラッチする。ここで、この付加的なラ
ッチは、逓減されたクロック信号に応答して動作する。付加的なラッチから得ら
れるラッチされた値は、受信された1−bitデータサンプルについてのN−b
itブロックの部分を少なくとも形成する。この付加的なラッチは、LがNの倍数
でないときに役に立つものである。
周波数の制御の下でシリアルに受信される。シリアルに受信された1−bitデ
ータサンプルのN−bitブロックは、第1の従属されたラッチに供給される。 詳細な説明 本発明の様々な特徴が図面を用いて記載されている。説明と図面とにおいて同
一の部分には同じ符号を付している。
減フィルタの例示的なブロックダイアグラムである。L−bitのシフトレジス
タ101は、その入力ポートにおいて1−bitの入力データ103を受信する
。L−bitシフトレジスタ101は、高速サンプリング周波数105にクロッ
ク同期し、このクロックは、各入力されたデータごとに一つ供給される。L−b
itラッチ107は、L−bitシフトレジスタ101からのL−bitの出力
値を受信するために、データ入力ポートを備えている。L−bitラッチ107
は、逓減されたクロック109にクロック同期し、高速サンプリングクロック1
05のNサイクルごとに一つクロックが供給される。それゆえ、1−bitの入
力データサンプルのN個はL−bitシフトレジスタ101に積み込まれており
、Lデータサンプルの一つのブロックは、ラッチ107に入力される。
の対応する一つと乗算される必要があり、ax、1≦x≦Lとして区別される。
ラッチされたデータの値が"1""−1"のいずれかを表すとすれば、各積は、正の
係数axか、その負の係数−axのいずれかをあらわすことになる。それゆえ、
本発明の他の観点によれば、これらの可能性のそれぞれは、スイッチ111−1
...111−Lの一つの入力へと供給される。L−bitラッチ107の出力
に供給される各ビットは、スイッチ111−1...111−Lの一つに対応す
るスイッチ動作を制御する。これにより、適切な積がスイッチ111−1...
111−Lの出力に供給される。フィルタリング動作によって必要とされる乗算
は、対応する係数の値の正か負のいずれかの値を選択するための信号ビットを用
いることにより達成される。スイッチ111−1...111−Lからの出力は
、図に示す加算器113−1...113−Lのような加算手段に供給され、フ
ィルタリングと逓減の施された信号115を供給する。この構成によれば、乗算
と加算操作は、次の1−bitの入力サンプルのN幅のブロックが読まれる間に
実施される。それゆえ、このフィルタ処理(係数との乗算とその後の加算)は、
逓減された速度で施され、かつ、加算器が高速のサンプリングクロックで動作し
なければならない従来のCICフィルタよりもずっと高速な処理を提供する。
タの構成をより簡単にすることも可能である。この実施形態における動作は、y
と呼ぶ、フィルタ出力信号の数式に基づくものであり、y=±a1±a2±a3 ...±aLである。各係数の符号はサンプル信号103の1−bitの値によ
って選択される。符号のついたフィルタ係数の組み合わせの総数は、y=2Lと
なる。これは新たな構造を導くものであり、算術演算を必要としないものである
。スイッチ111−1...111−Lと加算器113−1...113−Lの
ところにアドレス指定可能なメモリを配置する。このメモリは、2L個のとりう
る全てのフィルタ係数の組み合わせを格納し、そのアドレスはそれぞれL−bi
tラッチ107の出力において供給されうるL−bitのサンプルグループのそ
れぞれに対応付けられる。L−bitの長い信号のブロックは、L−bitラッ
チ107からメモリ201のアドレス入力に供給され、予め記憶されている出力
値yを選択する。
メモリ201のサイズはより大きくなる。それゆえ、図4に示す本発明の他の観
点によれば、代替可能な実施形態として、多数のアドレス指定可能なより小さな
メモリが、より大きな一つのメモリ201に取って代わることを示している。こ
の実施形態において、L−bitラッチ107の出力に供給されるL個のデータ
サンプルはK個のブロックに再分割される。もし、Kが約数かLであれば、各ブロ
ックは、2L/K個の係数の組み合わせを記憶するメモリ301の一つにアドレ
ス付けられる。加算器303のような加算手段は、複数のメモリ301からの出
力を合成する。逓減されたクロック周波数で動作するより多くの加算器を必要と
するのと引き換えに、トータルのメモリサイズは減少する。この分割構造は、図
2と図3に示された構造の中間的な解決手段である。図4に示した実施形態では
、L/K個のビットが各メモリ301に対して同じように供給されているが、こ
れは必須の条件ではない。それゆえ、他の実施形態では、メモリ301の数Kと
一つのメモリに供給されるビットの数との間には何の関係も必要とされない。こ
のような代替案では、各メモリ301には、それぞれ異なる数のビットが供給さ
れ、メモリに供給されるアドレスの数によって定義されるアドレス空間を全て供
給できるように、各メモリ301のサイズは十分な大きさとなる。例えば、L=
8とし、2つのメモリ301によってフィルタを構築するなら、最初のメモリは
L−bitラッチ107からの最初の2つのビットを受信し、第2のメモリは残
りの6ビットを受信すればよい。この例では、第1のメモリ301は少なくとも
22個のアドレス指定可能な記憶位置を有していなければならず、一方で、第2
のメモリ301は少なくとも26個のアドレス指定可能な記憶位置を有していな
ければならない。
bitシフトレジスタよりも高くないものを利用して実施することが可能である
。これは現実の実施において有利である。なぜなら、このレジスタは最高速度(
例えば、高速サンプリングクロックレートなど)で動作し、高速部品の数をでき
る限り少なくできるからである。図5示した実施形態では、一つのL−bitシ
フトレジスタが複数の従属接続されたN−bitラッチによって置き換えられて
いる。このラッチは、1−bitサンプル103の最新の値をL個だけ記憶する
(N<L)。各ラッチ401は、逓減されたクロックに同期し、それぞれ従属に接
続された直前のラッチ401からのN−bitの出力を受信する(ただし、先頭
のラッチ401は除く。)。縦続接続の先頭のラッチ401は、N−bitシフ
トレジスタ101からのN−bitの出力を受信する。
トの部分に供給される。メモリブロック403は、ありうる係数の組み合わせの
それぞれを記憶し、各係数は、ありうる2L個の入力アドレス値に対応し、アド
レス値はラッチ401によって供給される。メモリブロック403は単一のメモ
リとして記載されているが(図3において一つ示されているように)、図4に示
された複数のメモリと置き換えてもよいし、図2に示した構成と置き換えてもよ
い(例えば、複数の回路のそれぞれが、単一の1−bitサンプルによる制御の
下で、正又は負の係数を出力に供給する。)。
の供給に伴って、あるラッチの段から次のラッチの段へとシフトされる。N−b
itラッチ401の内容が変化するごとに、新しくラッチされたデータがメモリ
ブロック403にアドレスの一部として供給される。全てのラッチ401の内容
を組み合わせることで、メモリブロック403から値が選択される。メモリブロ
ックの出力に供給される値は、フィルタリングされた信号を構成する。フィルタ
のオーダーはLと縦続接続の段数Mである。最終段のラッチ401−Mをより小さ
くするためには、Lは、Nの整数倍である必要はない。このような場合、最終段の
ラッチ401−Mのサイズは削減される。これは、メモリブロック403の収容
能力よりも大きなアドレス空間に対しては、出力値がアクセスを試みないように
するためである。例えば、L=Q・N+Rとし、Qは整数で、R<Nとする。L
がNの整数倍であればR=0となり、必要とされるラッチの数MはQとなり、各
ラッチはN−bitラッチ401となる。この場合は、図5に示された最終段の
ラッチ401−Mは使用されない。
て求まる余りとなる。この場合のラッチの総数MはQ+1となる。もちろん、Q
個のラッチはN−bitラッチ401であり、最終段のラッチ401−M(例え
ば、ラッチ番号Q+1)はRと等しいサイズを持つことになる。
減されたクロックレートで算術加算を実施する。それゆえ、本発明の実施形態は
、先行する出願で使用されるCICフィルタよりもすっと高速に動作する。さら
に、ここに開示されたフィルタの技術は一般的なFIRに適用可能であり、従来
のCICフィルタにおけるSIN(X)/X周波数領域の形状のような特別なフ
ィルタ特性も必要としない。換言すれば、フィルタは直接的に最高の特性に設計
可能である。一部の実施形態では、一般的なデジタル処理に付随する能動的な乗
算動作を受動的なメモリの読み出し操作に置き換えることで、速度の拡大だけで
なく、消費電力の低下も達成される。なお、入力は高速なのでフィルタの処理遅
延は非常に小さい。
異なるフィルタ特性をメモリに保存でき、追加のアドレスビットでもって特性を
選択可能だからである。このような構成は、フィルタの特性を即座に変更するこ
とを可能ならしめる。
れば上述の好ましい実施形態とは異なる特定の形態として本発明を実施できるこ
とは明らかである。これは、本発明の思想から離れることなく実施可能である。
好ましい実施形態は単に図解の目的のために用いたに過ぎず、発明を限定する目
的で用いるべきではない。本発明の範囲は、前述の説明ではなく、特許請求の範
囲により確定されるものであり、クレームの範囲内にある全ての変形例と均等物
は、本発明の範囲に包含されるものである。
れよう。
である。
減フィルタの例示的なブロックダイアグラムである。
示的なブロックダイアグラムである。
他の例示的なブロックダイアグラムである。
ィルタ構成を用いた場合の例示的なブロックダイアグラムである。
性として高速なものを要求されれば、フィルタバンクが必要とされるかもしれな
い。これは、さらにフィルタの構成を複雑にしてしまう。 1990年11月1日に発行されたIBM技術開示公報vol.33,no.
6Bの168頁−171頁に記載された文献”シグマ−デルタ変調出力値を処理
するFIRフィルタ”では、128/1に逓減するための2048個のタップを
有する逓減フィルタが開示されている。このフィルタは、2048/128もし
くは16の加算を必要とする。シグマデルタ変調器の出力は各入力の符号を決定
する。加算のステップは、異なる係数のセットごとに128回繰り返されて計算
が完了する。最終段で結果を128のサイクルで蓄積する。また、この文献では
、2048タップのFIRフィルタの実施も開示されており、入力データのクロ
ック速度でもっとパイプライン処理を行う。128サイクルごとに一つの出力変
換が行われ、128の新たな入力サンプルポイントのセットを収集するのにこの
時間が必要となる。 1987年6月に発行されたI.E.E.プロシーディングス−G/電子回路
とシステムvol.134,no.3の127頁−131頁に記載されたコウバ
ラス氏とタンボウラキス氏による文献”シグマ−デルタ変調出力値を処理するF
IRフィルタ”では、 非巡回型デルタ変調(DM)フィルタのためのルックアップテーブルによる実現
方法が開示されている。ROMの内容だけを変える同様のフィルタ網によりフィ
ルタの特性が決定され、フィルタ係数の数が最大値を超えないというものである
。ROMのN個のアドレス入力は、N個の遅延されたDMサンプルによって制御
される。Nチュープルはアドレスを決定し、そこには値Anが記憶されている。
れば上述の好ましい実施形態とは異なる特定の形態として本発明を実施できるこ
とは明らかである。好ましい実施形態は単に図解の目的のために用いたに過ぎず
、発明を限定する目的で用いるべきではない。本発明の範囲は、前述の説明では
なく、特許請求の範囲により確定されるものであり、クレームの範囲内にある全
ての変形例と均等物は、本発明の範囲に包含されるものである。
Claims (22)
- 【請求項1】 1−bitデータサンプルからなるL(Lは1より大きい。)−bitブロッ
クを受信する受信手段と、 前記L−bitブロックを用いて、2L個のフィルタ出力値の中から前記L−
bitブロックに対応するものを一つ選択する選択手段と、 を備えたデジタルフィルタ。 - 【請求項2】 前記選択手段は、 前記L個の1−bitサンプルの一つによって制御され、正又は負のフィルタ
係数をそれぞれ選択的に出力するL個のスイッチと、 前記L個のスイッチからの出力を加算し、前記2L個のフィルタ出力値の一つ
に対応する値を発生する発生手段と、 を含むことを特徴とする請求項1に記載のデジタルフィルタ。 - 【請求項3】 前記選択手段は、アドレス指定の可能なメモリを備え、前記メモリは、前記2 L 個のフィルタ出力値を記憶し、該メモリに備えられたアドレスポートで前記1
−bitデータサンプルからなるL−bitブロックを受信し、前記L−bit
ブロックのそれぞれは前記2L個のフィルタ出力値の対応する一つをアドレス指
定し、これによりアドレス指定されたフィルタ出力値が前記メモリの出力に供給
されることを特徴とする請求項1に記載のデジタルフィルタ。 - 【請求項4】 前記2L個のフィルタ出力値は、L個の値についてのありうる2L個の和を表し
、各値は、L個のフィルタ係数の一つであって、その値の正又は負のいずれか一
方の値であることを特徴とする請求項3に記載のデジタルフィルタ。 - 【請求項5】 前記2L個のフィルタ出力値は、L個の値についてのありうる2L個の和を表し
、各値は、L個のフィルタ係数の一つ又は0のいずれか一方であることを特徴と
する請求項3に記載のデジタルフィルタ。 - 【請求項6】 前記選択手段は、K個のアドレス指定の可能なメモリを備え、前記メモリはそ
れぞれ、前記2m(i)個の部分的なフィルタ出力値を記憶し、該メモリに備え
られたアドレスポートで前記L−bitブロックのm(i)個のビットからなる
グループを受信し(1≦i≦K)、前記m(i)個のビットからなるグループの
それぞれは、前記2m(i)個のフィルタ出力値の対応する一つをアドレス指定
し、アドレス指定された部分的なフィルタ出力値が前記メモリの出力に供給され
、 前記選択手段は、前記K個のアドレス指定可能なメモリからの部分的なフィルタ
出力値を加算することで前記2L個のフィルタ出力値の一つに対応する値を発生
する発生手段を備えることを特徴とする請求項1に記載のデジタルフィルタ。 - 【請求項7】 1≦i≦Kにおいて、m(i)=L/Kであることを特徴とする請求項6に記
載のデジタルフィルタ。 - 【請求項8】 サンプリングクロックの制御の下で1−bitのデータサンプルをシリアル受
信するL−bitのシフトレジスタと、 前記シフトレジスタに接続され、前記シフトレジスタのパラレル出力から1−
bitのデータサンプルからなるL−bitブロックを受信し、前記L−bit
ブロックを受信する受信手段に前記L−bitブロックを供給するL−bitラ
ッチと、 を備え、 前記L−bitラッチは、サンプリングクロックのN個のパルスごとに一つの
パルスを印加する逓減されたクロックの制御の下でラッチ処理を行うことを特徴
とする請求項1に記載のデジタルフィルタ。 - 【請求項9】 1−bitのデータサンプルからなるN−bitブロックをそれぞれ記憶し、サ
ンプリングクロックのN個のパルスごとに一つのパルスを印加する逓減されたク
ロックの制御の下でそれぞれラッチ処理を行う一以上の従属接続されたラッチ手
段を備え、 前記ラッチ手段のそれぞれの出力はグループ化され、前記受信手段で受信された
前記L−bitブロックの少なくとも一部を構成することを特徴とする請求項1
に記載のデジタルフィルタ。 - 【請求項10】 前記ラッチ手段に接続され、前記1以上のラッチ手段の最後一つから出力され
た一以上の1−bitデータサンプルを受信し、逓減されたクロック信号に応答
してラッチ処理を行う付加的なラッチ手段を、備え、 前記付加的なラッチ手段のそれぞれの出力は、前記受信手段で受信された前記
L−bitブロックの少なくとも一部を構成することを特徴とする請求項9に記
載のデジタルフィルタ。 - 【請求項11】 サンプリングクロックの制御の下で1−bitのデータサンプルをシリアル受
信し、前記ラッチ手段の最初の一つに1−bitのデータサンプルからなるN−
bitブロックを供給するN−bitシフトレジスタをさらに備えることを特徴
とする請求項9に記載のデジタルフィルタ。 - 【請求項12】 1−bitデータサンプルからなるL−bitブロック(Lは1より大きい。
)を受信する受信ステップと、 前記L−bitブロックを用いて、2L個のフィルタ出力値の中から前記L−
bitブロックに対応するものを一つ選択する選択ステップと、 を備えたデジタルフィルタリング方法。 - 【請求項13】 前記選択ステップは、 前記L個の1−bitサンプルのそれぞれを用いて、正又は負のフィルタ係数
のいずれか一方を選択することによって、前記L−bitブロックの積を求める
ステップと、 前記L個のスイッチからの出力を加算し、前記2L個のフィルタ出力値の一つ
に対応する値を発生する発生ステップと、 を含むことを特徴とする請求項12に記載のデジタルフィルタリング方法。 - 【請求項14】 前記選択ステップは、前記L−bitを用いて、前記2L個のフィルタ出力値
を記憶したアドレス指定の可能なメモリにアドレス指定することで、アドレス指
定されたフィルタ出力値を前記メモリの出力に供給するものであり、 前記L−bitブロックのそれぞれは前記2L個のフィルタ出力値の対応するこ
とを特徴とする請求項12に記載のデジタルフィルタリング方法。 - 【請求項15】 前記2L個のフィルタ出力値は、L個の値についてのありうる2L個の和を表し
、各値は、L個のフィルタ係数の一つであって、その値の正又は負のいずれか一
方の値であることを特徴とする請求項14に記載のデジタルフィルタリング方法
。 - 【請求項16】 前記2L個のフィルタ出力値は、L個の値についてのありうる2L個の和を表し
、各値は、L個のフィルタ係数の一つ又は0のいずれか一方であることを特徴と
する請求項14に記載のデジタルフィルタリング方法。 - 【請求項17】 前記選択ステップは、 m(i)個のビットからなるグループのそれぞれは、前記2m(i)個の部分的
なフィルタ出力値を記憶するK(1≦i≦K)個のアドレス指定の可能なメモリ
に対し、前記2m(i)個のフィルタ出力値の対応する一つをアドレス指定し、
アドレス指定された部分的なフィルタ出力値を前記メモリの出力に供給し、 前記K個のアドレス指定可能なメモリからの部分的なフィルタ出力値を加算する
ことで前記2L個のフィルタ出力値の一つに対応する値を発生することを特徴と
する請求項12に記載のデジタルフィルタリング方法。 - 【請求項18】 1≦i≦Kにおいて、m(i)=L/Kであることを特徴とする請求項17に
記載のデジタルフィルタリング方法。 - 【請求項19】 サンプリングクロックの制御の下で1−bitのデータサンプルをシリアル受
信し、最近受信したL個の1−bitデータサンプルを記憶するステップと、 最近受信したL個の1−bitデータサンプルをラッチ処理し、ラッチされた
1−bitデータサンプルを前記L−bitブロックとして用いるステップと、 をさらに備え、 前記ラッチ処理は、サンプリングクロックのN個のパルスごとに一つのパルス
を印加する逓減されたクロックの制御の下で行われることを特徴とする請求項1
2に記載のデジタルフィルタリング方法。 - 【請求項20】 一以上の従属接続的なラッチ処理のステップと、 受信された前記L−bitブロックの少なくとも一部を構成すべく、前記一以上
の従属接続されたラッチステップのそれぞれからの出力をグループ化するステッ
プと、 をさらに備え、 前記一以上の縦続接続的なラッチ処理のそれぞれは、1−bitのデータサンプ
ルからなるN−bitブロックをそれぞれ記憶し、各ラッチ処理は、サンプリン
グクロックのN個のパルスごとに一つのパルスを印加する逓減されたクロックの
制御の下で行われることを特徴とする請求項12に記載のデジタルフィルタリン
グ方法。 - 【請求項21】 付加的なラッチ処理を行うステップをさらに備え、前記付加的なラッチ処理を
行うステップは、 前記1以上の従属接続的なラッチステップの最後一つから出力された一以上の
1−bitデータサンプルを受信してラッチ処理を行うステップと、 前記付加的なラッチ処理から出力されたラッチ処理の施された値を用いて、受
信された前記L−bitブロックの少なくとも一部を構成するステップと、 を備え、 前記付加的なラッチ処理のステップは、逓減されたクロック信号に応答してラッ
チ処理を行うことを特徴とする請求項20に記載のデジタルフィルタリング方法
。 - 【請求項22】 サンプリングクロックの制御の下で1−bitのデータサンプルをシリアル受
信するステップと、 前記縦続接続的なラッチ処理の最初のステップに1−bitのデータサンプルか
らなるN−bitブロックを供給するステップと、 をさらに備えることを特徴とする請求項20に記載のデジタルフィルタリング方
法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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