JPS6010750A - パルス列剰余数演算回路を用いたマスタ−スライス方式ｌｓｉ製作法 - Google Patents
パルス列剰余数演算回路を用いたマスタ−スライス方式ｌｓｉ製作法Info
- Publication number
- JPS6010750A JPS6010750A JP11998583A JP11998583A JPS6010750A JP S6010750 A JPS6010750 A JP S6010750A JP 11998583 A JP11998583 A JP 11998583A JP 11998583 A JP11998583 A JP 11998583A JP S6010750 A JPS6010750 A JP S6010750A
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- Japan
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- wiring
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- lsi
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- 238000004364 calculation method Methods 0.000 claims description 23
- 238000003491 array Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル信号処理等の線形演算を行なう為
のＬＳＩを、設計し、製作する方法に関するものである
。
のＬＳＩを、設計し、製作する方法に関するものである
。
ディジタル信号処理等のＬＳＩの設計、製作に当っては
９通常、特定の用途毎に、固有のＬＳＩを、設計し、製
作するという方法が取られている。
９通常、特定の用途毎に、固有のＬＳＩを、設計し、製
作するという方法が取られている。
しかし、このような、ＬＳＩの新規の設計には。
多くの経費を必要とし、ディジタル信号処理技術の普及
上の制約になっている。
上の制約になっている。
本発明は１本件出願人等が、既に発明しているパルス列
剰余数演算回路が、線形演算を行なう為の基本回路とし
て、優れた特長を有することを利用し、その特長を生か
したＬＳＩの設計、製作方法を示すものであり、これに
より線形演算用のＬＳＩを、安価に提供することを目的
としている。
剰余数演算回路が、線形演算を行なう為の基本回路とし
て、優れた特長を有することを利用し、その特長を生か
したＬＳＩの設計、製作方法を示すものであり、これに
より線形演算用のＬＳＩを、安価に提供することを目的
としている。
まず１本発明に用いるパルス列剰余数演算回路について
、その概要を説明する０本発明は、数の表現法に、剰余
数系という数基を用いている。これは、まず、いくつか
の互いに素な整数を、モジュラスとして定め、整数Ｘを
、これらのモジュラスで割って得られる剰余の組で１表
現するものである。１例を示すと、今、モジュラスとし
て、２゜３．５を選ぶとする。この時、数２は、（０，
２゜２）、数３は、（１，０，３）のように表現される
。剰余数の加算９乗算は、各モジュラスに対応するけた
毎に、モジュロ加算、モジュロ乗算を行なうものとなる
。ここで、モジュロ加算、モジュロ乗算とは通常の加算
９乗算を行い、且つ、そのけたのモジュラスで割った剰
余を取るという演算である。演算例を示すと。
、その概要を説明する０本発明は、数の表現法に、剰余
数系という数基を用いている。これは、まず、いくつか
の互いに素な整数を、モジュラスとして定め、整数Ｘを
、これらのモジュラスで割って得られる剰余の組で１表
現するものである。１例を示すと、今、モジュラスとし
て、２゜３．５を選ぶとする。この時、数２は、（０，
２゜２）、数３は、（１，０，３）のように表現される
。剰余数の加算９乗算は、各モジュラスに対応するけた
毎に、モジュロ加算、モジュロ乗算を行なうものとなる
。ここで、モジュロ加算、モジュロ乗算とは通常の加算
９乗算を行い、且つ、そのけたのモジュラスで割った剰
余を取るという演算である。演算例を示すと。
２＋３ ＝ （０，２，２）＋ （１，０，３）＝ （
０■１，２■０，２■３） ＝ （１，２，０） ＝５ ２ｘ３ ＝ （０，２，２）ｘ （１，０，３）＝（ｏ
■１．２■０，２■３） ＝ （０，０，１） ＝ ６ となる。
０■１，２■０，２■３） ＝ （１，２，０） ＝５ ２ｘ３ ＝ （０，２，２）ｘ （１，０，３）＝（ｏ
■１．２■０，２■３） ＝ （０，０，１） ＝ ６ となる。
パルス列剰余数演算回路は、カウンタを主要な構成要素
とし、パルスの計数と符号変換によって剰余数演算を行
なう回路である。第１図は、パルス列剰余数演算回路の
構成に用いるリングカウンタの概念図を示している。リ
ングカウンタは、メそり素子をフィードバックシフトレ
ジスタの形式に縦続接続して構成される８図には、リン
グカウンタの符号、入出力信号も示している。第２図に
。
とし、パルスの計数と符号変換によって剰余数演算を行
なう回路である。第１図は、パルス列剰余数演算回路の
構成に用いるリングカウンタの概念図を示している。リ
ングカウンタは、メそり素子をフィードバックシフトレ
ジスタの形式に縦続接続して構成される８図には、リン
グカウンタの符号、入出力信号も示している。第２図に
。
パルス列剰余数演算回路の具体的な１例を示している１
本回路は、１けたのモジュロ演算を行なう回路であり、
入力Ａ、Ｈの差、Ａ−Ｈに、予め定められた係数Ｋを乗
するものである１回路はリングカウンタを用いて構成さ
れている。リングカウンタの段数ｍは、モジュラスｍに
対応している。
本回路は、１けたのモジュロ演算を行なう回路であり、
入力Ａ、Ｈの差、Ａ−Ｈに、予め定められた係数Ｋを乗
するものである１回路はリングカウンタを用いて構成さ
れている。リングカウンタの段数ｍは、モジュラスｍに
対応している。
本回路は、リングカウンタのシフトにより、Ａ−Ｂを行
なう、又、リングカウンタの並列出力の結線交換により
、係数乗算、すなわちに倍を行なう。
なう、又、リングカウンタの並列出力の結線交換により
、係数乗算、すなわちに倍を行なう。
本図の結線交換器は、に＝３の場合に対応している。第
３図に９本パルス列剰余数演算回路の動作を示している
。まず１回路の入力信号Ａ、Ｂは。
３図に９本パルス列剰余数演算回路の動作を示している
。まず１回路の入力信号Ａ、Ｂは。
（ｂ）、（Ｃ）のように与えられる。これは、前 ］段
のリングカウンタを、１巡シフトしたとき得られる信号
波形である。Ａ、Ｂの区間に対応するシフトパルスを（
ｄ）のように発生し、差を保持するカウンタに印加する
ことにより、Ａ−Ｂかえられる。係数乗算は、（ｆ）に
示す演算の最終タイミングで、差カウンタの内容を、結
線交換器を介して積カウンタに転送することにより行な
われる。
のリングカウンタを、１巡シフトしたとき得られる信号
波形である。Ａ、Ｂの区間に対応するシフトパルスを（
ｄ）のように発生し、差を保持するカウンタに印加する
ことにより、Ａ−Ｂかえられる。係数乗算は、（ｆ）に
示す演算の最終タイミングで、差カウンタの内容を、結
線交換器を介して積カウンタに転送することにより行な
われる。
パルス列剰余数演算回路の９本発明に関係する特長をま
とめると１次のようになる。
とめると１次のようになる。
１、回路が簡単で、且つ、規則的である。
２、線形演算に必要な、加算、係数乗算、遅延の機能を
全て備えている。
全て備えている。
３、信号線は、１ビツトである。
４、モジュラスｍは、カウンタの段数ｍで決定される。
５、乗算係数には、配線により指定される。
未発明は、パルス列剰余数演算回路の特長を生かしたＬ
ＳＩの製作方法として９次のような方法を示すものであ
る。まず、第４図（ａ）に示すような、マスタースライ
スを製作する。第４図（ａ）は、パルス列剰余数演算回
路を基本ビルディングブロックとし、２次元アレー状に
、規則的に配置したマスタースライスの概念図を示して
いる。
ＳＩの製作方法として９次のような方法を示すものであ
る。まず、第４図（ａ）に示すような、マスタースライ
スを製作する。第４図（ａ）は、パルス列剰余数演算回
路を基本ビルディングブロックとし、２次元アレー状に
、規則的に配置したマスタースライスの概念図を示して
いる。
但し、各ビルディングブロック内のリングカウンタは、
最大のモジュラスに対応する段数のメモリ素子を用意し
、フィードバック信号を最終段より以前の段から得るこ
とにより、任意の段数のリングカウンタを構成すること
としている。すなわち。
最大のモジュラスに対応する段数のメモリ素子を用意し
、フィードバック信号を最終段より以前の段から得るこ
とにより、任意の段数のリングカウンタを構成すること
としている。すなわち。
この方法によりモジュラスｍを指定することとしている
。このモジュラスを決定するフィードバック端子を選択
する配線、及び９乗算係数を決定する結線交換器の配線
は未配線としている。又、ビルディングブロック間の相
互配線も、未配線としている１次に、第４図（ｂ）に示
すように、第４図（ａ）のマスタースライスに、結線交
換器の配線、モジュラスを決定する配線、及び、ビルデ
ィングブロック間の相互結線を配線工程において追加し
、所定の機能を有するＬＳＩを製作する。
。このモジュラスを決定するフィードバック端子を選択
する配線、及び９乗算係数を決定する結線交換器の配線
は未配線としている。又、ビルディングブロック間の相
互配線も、未配線としている１次に、第４図（ｂ）に示
すように、第４図（ａ）のマスタースライスに、結線交
換器の配線、モジュラスを決定する配線、及び、ビルデ
ィングブロック間の相互結線を配線工程において追加し
、所定の機能を有するＬＳＩを製作する。
このようなＬＳＩの製作法は、パルス列剰余数演算回路
の特長を９次のように、利用している。
の特長を９次のように、利用している。
即ち、特長１．２を利用し、１個のＬＳＩ中に。
多数のパルス列剰余数演算回路を、収容している。
又、特長２．３より、パルス列剰余数演算回路の相互結
線が、簡単となることを利用し、パルス列剰余数演算回
路の配置は、規則的なアレー状に固定し、相互結線を、
自由に変えられるようにしている。又、特長４．５に基
づき、モジュラス、及び９乗算係数の設定を、相互結線
の形成と同時に行なっている。
線が、簡単となることを利用し、パルス列剰余数演算回
路の配置は、規則的なアレー状に固定し、相互結線を、
自由に変えられるようにしている。又、特長４．５に基
づき、モジュラス、及び９乗算係数の設定を、相互結線
の形成と同時に行なっている。
本発明によれば、多くの種類の線形演算用ＬＳＩを、共
通のマスタースライスを用いて、製作することができる
。しかも、このマスタースライスは、基本ビルディング
ブロック間の相互結線が。
通のマスタースライスを用いて、製作することができる
。しかも、このマスタースライスは、基本ビルディング
ブロック間の相互結線が。
非常に、簡単化されているので、ＬＳＩの設計。
製作が容易となり、線形演算用ＬＳＩを、安価に提供す
ることができる。
ることができる。
第１図は、リングカウンタの概念図を示している。第２
図は、パルス列剰余数演算回路の構成を示している。第
３図は、パルス列剰余数演算回路の動作原理を示してい
る。第４図は１本発明によるＬＳＩの製作方法を示して
いる。 特許出願人 苫米地 宣裕 ］ 第１図 第２図 記号 Ｋ＝３． ｍ＝７ の例 第３図 １（６２） Ｘ ３１ ｙ の例 第４図 （ａ）マスタースライス （ｂ）完成ＬＳＩ
図は、パルス列剰余数演算回路の構成を示している。第
３図は、パルス列剰余数演算回路の動作原理を示してい
る。第４図は１本発明によるＬＳＩの製作方法を示して
いる。 特許出願人 苫米地 宣裕 ］ 第１図 第２図 記号 Ｋ＝３． ｍ＝７ の例 第３図 １（６２） Ｘ ３１ ｙ の例 第４図 （ａ）マスタースライス （ｂ）完成ＬＳＩ
Claims (1)
- １、パルス列剰余数演算回路の乗算係数とモジュラスを
決定する配線を未配線とした回路を、基本ビルディング
ブロックとして、１個のＬＳＩ中に、複数配列したＬＳ
Ｉを、マス多−スライスとして用意し、各ビルディング
ブロックの乗算係数トモジュラスを決定する配線、及び
、ビルディングブロック間の接続を指定する配線を追加
することにより、所定の演算機能を有するＬＳＩを製作
するというＬＳＩの製作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11998583A JPS6010750A (ja) | 1983-06-30 | 1983-06-30 | パルス列剰余数演算回路を用いたマスタ−スライス方式ｌｓｉ製作法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11998583A JPS6010750A (ja) | 1983-06-30 | 1983-06-30 | パルス列剰余数演算回路を用いたマスタ−スライス方式ｌｓｉ製作法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010750A true JPS6010750A (ja) | 1985-01-19 |
Family
ID=14775051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11998583A Pending JPS6010750A (ja) | 1983-06-30 | 1983-06-30 | パルス列剰余数演算回路を用いたマスタ−スライス方式ｌｓｉ製作法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010750A (ja) |
-
1983
- 1983-06-30 JP JP11998583A patent/JPS6010750A/ja active Pending
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