JPS585842A - １０進演算装置 - Google Patents
１０進演算装置Info
- Publication number
- JPS585842A JPS585842A JP56104831A JP10483181A JPS585842A JP S585842 A JPS585842 A JP S585842A JP 56104831 A JP56104831 A JP 56104831A JP 10483181 A JP10483181 A JP 10483181A JP S585842 A JPS585842 A JP S585842A
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- JP
- Japan
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- decimal
- code
- circuits
- multiples
- circuit
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
Landscapes
- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置における１０進演算装置に関す
る。
る。
従来、１Ｇ進演算で特に１０進乗除算および１０進２進
変換、２進１０進変換では１０進数の倍数を作成するた
めに、１０道加算減算のできる演算器を何度か通しえり
、限られた倍数発生回路を通したものを演算器の入力と
していた。したがって目的とする演算結果を得るまで多
くの処理ステップを必要とするという欠点があった。
変換、２進１０進変換では１０進数の倍数を作成するた
めに、１０道加算減算のできる演算器を何度か通しえり
、限られた倍数発生回路を通したものを演算器の入力と
していた。したがって目的とする演算結果を得るまで多
くの処理ステップを必要とするという欠点があった。
本発明の目的は高速に動作する１０進演算装置を提供す
ることＫｉｈる。
ることＫｉｈる。
前記目的を達成するために本発明による１０道演算装置
は８４２１コードと５４２１コードとのコード変換機能
と、１ビツトシフト機能とを有する２進化１０進数２倍
回路あるいけｉ倍回路あるいはこの両方を複数段接続し
、２進化１０進数と２如倍を指定する１０進倍数指定情
報を入力し前記倍数指定情報で指定される倍数の１０進
数を発生させるように構成しである。
は８４２１コードと５４２１コードとのコード変換機能
と、１ビツトシフト機能とを有する２進化１０進数２倍
回路あるいけｉ倍回路あるいはこの両方を複数段接続し
、２進化１０進数と２如倍を指定する１０進倍数指定情
報を入力し前記倍数指定情報で指定される倍数の１０進
数を発生させるように構成しである。
前記構成によれば本発明の目的は完全に達成できる。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図に本発明の基本となる回路の実施例を示す。第１
図（ａ）は１０進数１桁に対し８４２１コードから５４
２１コードに′：Ｉ−ド変換し左１ピツトシフトした１
０進２倍回路を表わし、第１Ｆ！！Ｊ（ｂ）は右１ビツ
トシフトした後、５４２１コードから８４２１コードに
コード変換した１０進ｉ倍回路を表わしている、第１図
（Ｃ）は８４２１コードと５４２１コードの変換表下式
はその論理式である。
図（ａ）は１０進数１桁に対し８４２１コードから５４
２１コードに′：Ｉ−ド変換し左１ピツトシフトした１
０進２倍回路を表わし、第１Ｆ！！Ｊ（ｂ）は右１ビツ
トシフトした後、５４２１コードから８４２１コードに
コード変換した１０進ｉ倍回路を表わしている、第１図
（Ｃ）は８４２１コードと５４２１コードの変換表下式
はその論理式である。
ｂｏ ＝ ａｌ ＋ １１ ｉ１＋ａｌ ｍＢｂｌ−ｍ
ｅ ａｓ ＋ｊＤ ａｌ ａｓｂｚ −ａｌ ａｓ ＋
ａ＠ ａｌ ＋ａｔ ａ２１ｏ −ｂｅ ｂｔ ＋ｂ＠
ｂｔ ｂｅ幻−ｂｏ ｂｓ ＋ｂ６ ｂ富 入力する１０進数はＯ〜９ｔでであるので、１０以上の
８４２１コードに対する５４２１コードは使用しない。
ｅ ａｓ ＋ｊＤ ａｌ ａｓｂｚ −ａｌ ａｓ ＋
ａ＠ ａｌ ＋ａｔ ａ２１ｏ −ｂｅ ｂｔ ＋ｂ＠
ｂｔ ｂｅ幻−ｂｏ ｂｓ ＋ｂ６ ｂ富 入力する１０進数はＯ〜９ｔでであるので、１０以上の
８４２１コードに対する５４２１コードは使用しない。
したがって論理式はｌＯ進数Ｏ〜９までに対して成立す
る。
る。
第２図は前記２倍回路ｌおよび１倍回路２を基に倍数発
生を行表う回路の実施例である。それぞれ４段積み上げ
、Ｘｉ、Ｘ２．Ｘ４．Ｘ８．Ｘ１６．Ｘ−Ｈ。
生を行表う回路の実施例である。それぞれ４段積み上げ
、Ｘｉ、Ｘ２．Ｘ４．Ｘ８．Ｘ１６．Ｘ−Ｈ。
１
×４”８”１６を発生している各倍執は、倍数選択回路
３で外部からの指定で選択され出力される。各段で１ビ
ツトシフトにより外から入力する端子および外に出力す
る端子があるがこれは１０進数複数桁の処理を行なうと
きに隣接する桁に接続するものである。第３図は１０進
数３桁の場合の接続した構成を表わしている。
３で外部からの指定で選択され出力される。各段で１ビ
ツトシフトにより外から入力する端子および外に出力す
る端子があるがこれは１０進数複数桁の処理を行なうと
きに隣接する桁に接続するものである。第３図は１０進
数３桁の場合の接続した構成を表わしている。
次に第２図を基に動作を順を追って説明する。
倍数を発生した１０進数１桁が入力されると２倍回路ｌ
で８４２１コードから５４２１コードに変換され、左１
ビツトシフトすることにより、１０進数で２倍される。
で８４２１コードから５４２１コードに変換され、左１
ビツトシフトすることにより、１０進数で２倍される。
さらに２段目出力で４倍、３段目出力で８倍、４段目出
力で１６倍される。
力で１６倍される。
一方、前記の倍数を発生したい１０進数１桁をｌビット
右シフトした後、ｉ倍回路２で５４２１コードから８４
２１コードにコード変換するととに出力で一倍された値
が発生する。各倍数で発６ 生された値は、倍数選択回路３に集められ、外部からの
倍数指示により希望する倍数を発生する、第３図は、第
２図の回路を３個、桁方向に並べ接続した場合の１０進
数３桁の倍数発生回路である。さらに太き表複数桁の倍
数発生回路を構成するＫは同様に桁方向に拡張すること
くよ）可能である。
右シフトした後、ｉ倍回路２で５４２１コードから８４
２１コードにコード変換するととに出力で一倍された値
が発生する。各倍数で発６ 生された値は、倍数選択回路３に集められ、外部からの
倍数指示により希望する倍数を発生する、第３図は、第
２図の回路を３個、桁方向に並べ接続した場合の１０進
数３桁の倍数発生回路である。さらに太き表複数桁の倍
数発生回路を構成するＫは同様に桁方向に拡張すること
くよ）可能である。
本実施例では倍数は１６倍、および−倍であ６
るが、さらに％ｌｏ進２倍回路、および１０進上倍回路
を積み重ねるととによ）、多くの倍数発生が可能である
。
を積み重ねるととによ）、多くの倍数発生が可能である
。
以上、詳しく説明したように本発明によれば１０進数の
倍数発生を１０進２倍回路および一倍回路を複数個積み
上げ、複数通りの倍数を発生し、外部からの指示で選択
することにより、−〇進演算の高速化が可能となる。
倍数発生を１０進２倍回路および一倍回路を複数個積み
上げ、複数通りの倍数を発生し、外部からの指示で選択
することにより、−〇進演算の高速化が可能となる。
第１図（ａ）ＩＩｉｘｏ進２倍回路の回路図、Ｉｉ’ｉ
ｊ図（ｂ）ｉｆＩＱ進ｉ倍進路倍回路図、同図（Ｃ）は
８４２１コードから５４２１コードへの変換表シｔぴ論
曇まを示す図、第２図は本発明による１０進演算装置の
一実施例を示す回路図で１０進数１桁に対して倍数発生
を行なう場合の例である。 第３図は本発明の他の実施例を示す回路図で、ｌＯ進数
３桁に対して倍数発生を行なう場合の例である。 １・・・１０進２倍回路 ２・・・１ｏ進−′倍回路
３・・・倍数選択回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 才１図 （ａ）（ｂ） （Ｃ） 才２図
ｊ図（ｂ）ｉｆＩＱ進ｉ倍進路倍回路図、同図（Ｃ）は
８４２１コードから５４２１コードへの変換表シｔぴ論
曇まを示す図、第２図は本発明による１０進演算装置の
一実施例を示す回路図で１０進数１桁に対して倍数発生
を行なう場合の例である。 第３図は本発明の他の実施例を示す回路図で、ｌＯ進数
３桁に対して倍数発生を行なう場合の例である。 １・・・１０進２倍回路 ２・・・１ｏ進−′倍回路
３・・・倍数選択回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 才１図 （ａ）（ｂ） （Ｃ） 才２図
Claims (1)
- ８４２１コードと５４２１コードとのコード変換機能と
１ビツトシフト機能とを有する２進化１０進数２倍回路
あるいはｉ倍回路あるいはこの両方を複数段接続し、２
進化１０進数と２′倍を指定する１０進倍数指定情報と
を入力し前記倍数指定情報で指定される倍数の１０進数
を発生させるように構成した１０進演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104831A JPS585842A (ja) | 1981-07-03 | 1981-07-03 | １０進演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104831A JPS585842A (ja) | 1981-07-03 | 1981-07-03 | １０進演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585842A true JPS585842A (ja) | 1983-01-13 |
| JPS6155690B2 JPS6155690B2 (ja) | 1986-11-28 |
Family
ID=14391317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104831A Granted JPS585842A (ja) | 1981-07-03 | 1981-07-03 | １０進演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585842A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189375A (ja) * | 1984-03-08 | 1985-09-26 | Sony Corp | ビデオ信号処理方法 |
| WO2018131441A1 (ja) | 2017-01-10 | 2018-07-19 | パナソニック株式会社 | 電磁界分布調整装置、および、マイクロ波加熱装置 |
-
1981
- 1981-07-03 JP JP56104831A patent/JPS585842A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189375A (ja) * | 1984-03-08 | 1985-09-26 | Sony Corp | ビデオ信号処理方法 |
| WO2018131441A1 (ja) | 2017-01-10 | 2018-07-19 | パナソニック株式会社 | 電磁界分布調整装置、および、マイクロ波加熱装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6155690B2 (ja) | 1986-11-28 |
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