WO2005057785A1 - Ｆｉｒフィルタ - Google Patents

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WO2005057785A1
WO2005057785A1 PCT/JP2004/018054 JP2004018054W WO2005057785A1 WO 2005057785 A1 WO2005057785 A1 WO 2005057785A1 JP 2004018054 W JP2004018054 W JP 2004018054W WO 2005057785 A1 WO2005057785 A1 WO 2005057785A1
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partial
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circuits
circuit
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French (fr)
Inventor
Eiichi Takahashi
Tetsuya Higuchi
Original Assignee
National Institute Of Advanced Industrial Science And Technology
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters

Definitions

  • the present invention relates to an FIR filter that easily enables high-speed operation and a flexible configuration.
  • a filter is a circuit element that is indispensable in signal processing, and is the most important circuit that appears most frequently in digital signal processing.
  • digital filter configuration methods FIR (Finite Impulse Response Zofinoreta) and IIR (Innnite Impulse Response Zofinoreta).
  • FIR Finite Impulse Response Zofinoreta
  • IIR Insulnite Impulse Response Zofinoreta
  • An FIR filter that always provides stable characteristics is more easily used (for example, And JP-A-59-103418).
  • Fig. 8 shows an example of a direct configuration which is one of the most common configurations of an FIR filter.
  • reference numeral 100 denotes a delay circuit as an input delay circuit, and this delay circuit 100 simply delays input data by one clock cycle and passes it to the next stage.
  • Reference numeral 101 denotes a multiplier as a multiplication circuit, and 102 denotes an adder.
  • the data extraction circuits before and after the delay circuit 100 are called “tap”, and the number of multipliers 101 connected to the data extraction circuit are called “the number of taps”.
  • Reference numeral 103 denotes an input signal (filter input data)
  • 104 denotes input data output from the delay circuit 100 and sequentially passed to the subsequent tap and delay circuit 100
  • 105 denotes an output signal (filter output data).
  • FIG. 9 is a circuit example of an adaptive digital filter in which in the general configuration of the FIR filter shown in FIG. 8, the coefficient of the multiplier is made variable and the filter characteristics can be set arbitrarily.
  • Reference numeral 106 denotes a multiplier of a multiplication coefficient variable type, and 107 denotes a storage circuit for storing the coefficient.
  • FIG. 10 is a circuit example of an FIR filter in which the bit width of data is made variable by adopting a bit slice configuration.
  • the input signal is divided into two bit groups, an upper bit group 108 and a lower bit group 109, and a plurality of delay circuits 100 and their corresponding multipliers 101 and
  • the adder 102 and the adder 102 are divided into upper and lower pairs. For example, if each pair can process 12 bits, 24-bit processing can be performed by both.
  • Reference numeral 110 denotes partial output data of a high-order bit group, and 111 denotes partial output data of a low-order bit group.
  • the post-processing circuit 112 serving as a two-output filter output adder uses a bit equal to the bit length of the original input signal.
  • a long output signal (filter output data) 105 is generated.
  • a signal to be processed is converted into a digital signal (sampling) and the power is also processed.
  • the upper limit of the frequency band of the target signal is higher by one digit or more.
  • Sampling at the frequency and subsequent digital signal processing circuits must also operate at similar throughput.
  • processing a signal whose upper limit of the frequency band is 10 MHz requires sampling at a frequency of 100 MHz or higher, and a digital signal processing circuit that operates at a frequency of 100 MHz or higher is required. To do so, a digital signal processing circuit that operates at a frequency of 1 GHz or more is required. As described above, a high operating frequency is required for the digital signal processing circuit.
  • the operating frequency of digital circuits that can be realized by LSI technology using generally available CMOS processes is approximately 2 GHz or less.
  • the operating frequency is further reduced, and it is practically impossible to develop an inexpensive LSI operating at 1 GHz or more.
  • an object of the present invention is to make it possible to manufacture a high-order, high-accuracy FIR filter capable of operating at a high speed of 2 GHz or more, that is, a large-scale digital filter at low cost. Disclosure of the invention
  • the present invention which advantageously solves the above problems, provides a high-speed, high-order, high-precision by combining a plurality of types of element circuits for an FIR filter capable of high-speed operation so as to operate synchronously. It is characterized by the fact that it constitutes an FIR filter and thus a large-scale digital filter, and it is easy to substitute one kind of element circuit for a plurality of kinds of element circuits.
  • the FIR filter of the present invention includes a plurality of input delay circuits that are cascaded with each other, each delays and outputs input data, and the input data of each of the plurality of input delay circuits is A multiplication circuit for multiplying the output data of the input delay circuit of each stage by a coefficient to obtain partial output data, and adding the partial output data of the plurality of multiplication circuits to each other to obtain filter output data.
  • each of the plurality of cascade-connected input delay circuits is divided into a plurality of input delay circuits along the cascade connection direction, and the plurality of input delay circuits are connected to the one or more input delay circuits.
  • a plurality of element circuits for obtaining partial sum data from partial output data of the one or more multiplication circuits the plurality of element circuits being provided.
  • the first-stage elemental circuit outputs the partial sum data as it is
  • the second- and subsequent-stage elemental circuits output the delayed partial sum data obtained in the elemental circuit from the preceding-stage elemental circuit.
  • the partial sum data obtained by adding to the partial sum data is output, and the final stage element circuit is characterized in that the output partial sum data is used as filter output data.
  • the element circuit for an FIR filter of the present invention may further comprise: one or a plurality of the input delay circuits cascade-connected to each other; and a partial output by multiplying input data of the one or more input delay circuits by a coefficient.
  • One or more multiplication circuits as data, and a partial output adder that adds partial output data of the one or more multiplication circuits to each other to obtain partial sum data or further includes: A partial sum delay circuit for delaying the partial sum data of the partial output adder; and a partial sum data delayed by the partial sum delay circuit is calculated with the partial sum data of the first-stage element circuit or the preceding intermediate-stage element circuit.
  • a partial sum adder for converting the partial output data into partial sum data.
  • one or a plurality of input delay circuits each of which is constituted by dividing (slicing) a large number of input delay circuits of the FIR filter which are cascade-connected to each other at a tap position in the middle, And a plurality of element circuits having one or more multiplication circuits connected to the one or more input delay circuits and obtaining partial output data and partial sum data of the multiplication circuits.
  • the partial sum data is output as it is, and for the elementary circuits at the second and subsequent stages, the partial sum data obtained in the elemental circuit is delayed.
  • the partial sum data obtained by adding to the partial sum data output from the preceding elemental circuit is output.
  • the partial sum data output from the last elementary circuit of the second and subsequent stages is output as filter output data.
  • the partial sum data of the plurality of element circuits are synchronized and added, so that a tap slice type FIR filter having an arbitrary order and precision (number of bits) and capable of operating at a high speed of 2 GHz or more is provided. Can be realized.
  • one or more input delay circuits cascade-connected to each other to which filter input data is inputted, and coefficients are respectively given to the input data of the one or more input delay circuits.
  • One first-stage element having one or more of the multiplication circuits to be multiplied to obtain partial output data, and a partial output adder for adding partial output data of the one or more multiplication circuits to each other to obtain partial sum data
  • a partial output adder for adding partial data to each other to generate partial sum data, a partial sum delay circuit for delaying the partial sum data of the partial output adder, and a partial sum data delayed by the partial sum delay circuit for the first stage.
  • a partial sum adder for adding the partial sum data of the element circuit or the preceding intermediate stage element circuit to obtain partial sum data.
  • a stage element circuit, one or more input delay circuits cascade-connected to each other to which output data of the last stage input delay circuit of the preceding intermediate stage element circuit is inputted, and the one or more input delay circuits A plurality of the multiplication circuits to multiply the input data of the second stage and the output data of the last-stage input delay circuit by respective coefficients to obtain partial output data, and add partial output data of the plurality of multiplication circuits to each other.
  • One final stage element circuit having a partial sum adder that adds the partial sum data to the filter output data to produce the filter output data may be provided.
  • the partial sum delay circuit can add the partial sum output data of the element circuits from the first stage element circuit to the last stage element circuit in synchronization with the partial sum data inside the element circuit, so that any order and precision (bit number )
  • a tap-slice type FIR filter that can operate at a high speed of 2 GHz or more, and has three elements: the first-stage element circuit, the middle-stage element circuit, and the last-stage element circuit. The cost of high-end digital filters can be easily reduced by the mass production effect of the circuit.
  • a plurality of element circuit sets respectively corresponding to a plurality of divided input data obtained by dividing the input data of the original filter, wherein each element circuit corresponds to the first-stage element circuit
  • a plurality of element circuit sets each including the intermediate-stage element circuit and the final-stage element circuit, wherein the coefficients of the multiplication circuits of the element circuits of the corresponding stages of the element circuit groups are aligned;
  • the filter characteristic can be changed arbitrarily and large-scale adaptation can be performed.
  • a digital filter can be configured.
  • the FIR filter element circuit of the present invention comprising: a circuit; and a partial output adder that adds partial output data of the one or more multiplication circuits to each other to generate partial sum data. It can be used in a first stage element circuit of a filter.
  • a partial sum delay circuit for delaying the partial sum data of the partial output adder and a partial sum data delayed by the partial sum delay circuit are further provided.
  • the FIR filter element circuit according to the present invention comprising: a partial sum adder that adds the partial sum data of the first-stage element circuit or the preceding-stage intermediate circuit to obtain partial sum data.
  • the FIR filter element circuit according to the present invention comprising: a partial sum adder for calculating the sum of the sum data and the partial sum data of the preceding intermediate stage element circuit to calculate the filter output data. It can be used for the last stage element circuit.
  • the FIR filter element circuit that can be used for the intermediate stage element circuit uses at least one of the first-stage element circuit and the last-stage element circuit by not using some of the constituent elements and data.
  • the type of element circuit can be reduced, the effect of mass production of the element circuit can be further enhanced, and the cost of the digital filter of the high and low end can be further reduced.
  • the multiplication circuit may be one that can change the coefficient, so that the filter characteristic can be arbitrarily changed, and a large scale An adaptive digital filter can be easily configured.
  • FIG. 1 is an explanatory diagram showing a bit slice type FIR filter as one embodiment of the FIR filter of the present invention.
  • FIG. 2 is an explanatory diagram of a tap slice configuration used for each element circuit set of the FIR filter of the embodiment.
  • FIG. 3 is a diagram showing an element circuit for an FIR filter of the present invention, which can be used for the FIR filter of the above embodiment It is an explanatory view showing a first stage element circuit as an example of a road.
  • FIG. 4 is an explanatory diagram showing an intermediate-stage element circuit as an embodiment of an FIR filter element circuit of the present invention, which can be used in the FIR filter of the above embodiment.
  • FIG. 5 is an explanatory diagram showing a final stage element circuit as an example of an FIR filter element circuit of the present invention, which can be used in the FIR filter of the above embodiment.
  • FIG. 6 is an explanatory diagram showing a post-processing circuit as an embodiment of an FIR filter element circuit of the present invention which can be used in the FIR filter of the embodiment.
  • FIG. 7 is an explanatory diagram showing a setting method of a delay set value of the partial sum delay circuit according to the present invention.
  • FIG. 8 is a principle diagram of an FIR filter.
  • FIG. 9 is an explanatory diagram of an adaptive digital filter type FIR filter.
  • FIG. 10 is an explanatory diagram of an FIR filter having a bit slice configuration.
  • FIG. 1 is an explanatory diagram showing an outline of a bit slice type FIR filter as one embodiment of the FIR filter of the present invention.
  • reference numerals 1 to 4 denote element circuits constituting one FIR filter, 1 denotes an intermediate stage element circuit, 2 denotes a first stage element circuit, 3 denotes a last stage element circuit, and 4 denotes a filter output adder in a bit slice configuration.
  • Reference numerals 5 to 12 indicate signals exchanged between element circuits, 5 is a high-order bit group of an input signal as filter input data, 6 is a low-order bit group of an input signal, and 7 is an element circuit.
  • Input data transferred between element circuits 1 to 3 while being delayed by 8 8 is partial sum data transferred between element circuits 13 and 9, and 9 is the coefficient and partial sum of the multiplier in each element circuit 13
  • Multiplication coefficient for setting the degree of delay of the delay circuit 'partial sum delay setting signal 10 is an output signal as filter output data, 11 is partial output data of upper bit group, 12 is partial output data of lower bit group .
  • one FIR filter is constituted by four types of element circuits including the post-processing circuit 4.
  • the input signal (filter input data) is generally input as a multi-bit digital signal.
  • the input signal (filter input data) is divided into two bit groups, upper and lower bits, so that each bit slice processing can be performed. It employs a bit slice configuration. For example, If the input signal is 24 bits wide, the upper 12 bits are assigned to the upper bit group 5 and the lower 12 bits to the lower bit group 6.
  • the FIR filter of this embodiment is composed of three types of element circuits 13 except for the post-processing circuit 4, and the reason that these three types of element circuits are required is that the input / output data of each element circuit is required. This is because they are slightly different.
  • a set of these three types of element circuits 113 connected in cascade is made into a set, and the set is arranged for only bit slices, that is, two sets in this embodiment.
  • the output signals 11 and 12 of the set are processed by a post-processing circuit 4 as a filter output adder to obtain final output data 10.
  • the element circuits 13 and 13 each have a variable multiplication coefficient of an internal multiplier and a degree of delay of a partial sum delay circuit, which can be set externally by a setting signal 9.
  • the multiplier coefficients of the multipliers at the tap positions corresponding to each other among the multipliers of the two element circuit sets that respectively process the two bit groups are aligned (equal to) each other.
  • FIG. 2 shows a specific example of a tap slice configuration used for each element circuit set in the bit slice configuration of the embodiment shown in FIG. This is a simple configuration example.
  • the example of FIG. 2 includes a one-stage first-stage element circuit 115 corresponding to the first-stage element circuit 2, a one-stage middle-stage element circuit 116 corresponding to the intermediate-stage element circuit 1, and a last-stage element circuit in this case. It is divided into one last-stage element circuit 117 corresponding to 3, and the number of intermediate-stage element circuits is different from that of FIG. 1, but the number of intermediate-stage element circuits can be changed as appropriate.
  • the first-stage element circuit 115 and the intermediate-stage element circuit 116 process data for two taps
  • the last-stage element circuit 117 processes data for three taps.
  • the first-stage element circuit 115 outputs the calculated value itself. Output as partial sum data 113 of element circuit.
  • the intermediate stage element circuit 116 calculates the partial sum data in the element circuit by the partial output adder 118, appropriately delays the partial sum data by the partial sum delay circuit 120, and delays the delayed partial sum data. And partial sum data 113 from the first-stage element circuit 115 in the preceding stage (if there are a plurality of intermediate-stage element circuits 116, the second and subsequent intermediate-stage element circuits 116 The sum with the partial sum data 114 from the path 116 is calculated by the partial sum adder 119, and the calculated result is output to the next stage as the partial sum data 114 of the intermediate stage element circuit 116.
  • the final-stage element circuit 117 is also the same as the intermediate-stage element circuit 116.
  • the partial sum data is appropriately processed by the partial sum delay circuit 120.
  • the sum of the delayed partial sum data and the partial sum data 114 from the preceding intermediate stage element circuit 116 is calculated by the partial sum adder 119, and the value of the calculation result is output as an output signal 105.
  • FIG. 3 shows a first-stage element circuit corresponding to the first-stage element circuit 2 and the first-stage element circuit 115 as an embodiment of the FIR filter element circuit according to the present invention.
  • the delay circuit and multiplier are implemented in the element circuit.
  • Reference numeral 200 denotes a delay circuit
  • 201 denotes a multiplier
  • 202 denotes an adder as a partial output adder.
  • Reference numeral 203 denotes an input signal to the element circuit
  • 204 denotes input data of the next stage which is output data of the delay circuit 200
  • 205 denotes partial sum output data of the element circuit
  • 206 denotes a delayed output to the next stage element circuit.
  • Data denotes a multiplication coefficient-partial sum delay setting signal
  • 208 denotes a multiplication coefficient storage circuit of the multiplier 201.
  • FIG. 4 shows an intermediate stage element circuit corresponding to the intermediate stage element circuit 1 and the intermediate stage element circuit 116 as an embodiment of the FIR filter element circuit of the present invention.
  • a delay circuit for four taps and a multiplier are implemented as element circuits.
  • Reference numerals 200 to 208 are the same as in FIG.
  • Reference numeral 209 denotes partial sum input data which is partial sum output data 205 of the element circuit at the preceding stage.
  • the partial sum data in the element circuit calculated by the adder 202 is appropriately delayed by the partial sum delay circuit 211, added to the partial sum input data 209 by the partial sum adder 210, and output from the partial sum output data of the element circuit. Output as 205.
  • the delay time (about the delay) of the partial sum delay circuit 211 can be changed by the set value of the partial sum delay setting storage circuit 212.
  • the value of the partial sum delay setting storage circuit 212 can be set by a multiplication coefficient / partial sum delay setting signal 207.
  • FIG. 5 shows a final-stage element circuit corresponding to the final-stage element circuit 3 and the final-stage element circuit 117 as one embodiment of the FIR filter element circuit of the present invention.
  • a delay circuit for four taps and a multiplier are implemented as element circuits.
  • the configuration in this figure is substantially the same as that of the intermediate stage element circuit in FIG. 4, and the only difference here is that there is one less delay circuit 200 and no delay output data 206 to the next stage.
  • FIG. 6 shows a post-processing circuit corresponding to the above-mentioned post-processing circuit 4 as an embodiment of the FIR filter element circuit of the present invention.
  • the upper bit group and the lower bit An example is shown in which input data is divided into two groups and bit slice processing is performed.
  • Reference numeral 300 denotes partial output data for the upper bit group
  • 301 denotes partial output data for the lower bit group.
  • the partial sum delay circuit 211 incorporating only the middle-stage element circuit and the last-stage element circuit provides a partial sum of the element circuits. Since the output data and the partial sum data in the element circuits can be added synchronously, a tap-slice type FIR filter that has an arbitrary order and precision (number of bits) and can operate at a high speed of 2 GHz or more can be realized. In addition, the cost of high-end digital filters can be easily reduced by the mass production effect of the three types of element circuits, the first-stage element circuit, the middle-stage element circuit, and the last-stage element circuit.
  • the value of the multiplication coefficient stored in the multiplication coefficient storage circuit 208 of the multiplier 201 can be set by the multiplication coefficient / partial sum delay setting signal 207. Since it can be changed, the filter characteristics can be changed arbitrarily and large-scale adaptation can be performed. Digital A filter can be configured. According to the first-stage element circuit, the middle-stage element circuit, the last-stage element circuit, and the post-processing circuit of this embodiment, a bit-slice type FIR capable of achieving the same operation and effect as described above for data having a larger bit width. A filter can be realized.
  • the power of configuring an FIR filter with four types of element circuits According to the present invention, it is possible to configure an FIR filter with fewer types of element circuits.
  • the final stage element circuit of FIG. 5 can be obviously replaced by the intermediate stage element circuit of FIG. In other words, by not using the element circuit delay output data 206 of FIG. 4 or not connecting it anywhere, a function equivalent to the last-stage element circuit of FIG. 5 can be achieved.
  • the element times for the first stage in Fig. 3 4 can be substituted by the intermediate stage element circuit of FIG. 4, and by fixing the value of the element circuit partial sum input data 209 of FIG. 4 to 0 and setting the delay of the partial sum delay circuit 211 to 0, the circuit shown in FIG. A function equivalent to the elementary circuit for the first stage in 3 can be realized.
  • the post-processing circuit of FIG. 6 can be replaced with the intermediate stage element circuit of FIG. That is, the value of the leftmost coefficient among the multiplication coefficients of the multiplier 201 is set to 1, the values of the other coefficients are set to 0, and the delay of the partial sum delay circuit 211 is set to 0.
  • the partial data 300 of the high-order bit group is input as the input data 203 and the partial data 301 of the low-order bit group is input as the partial circuit partial input data 209 while aligning the decimal point
  • the partial sum of the element circuit is output.
  • output data equivalent to the complete output data 303 can be obtained.
  • the element circuit delay output data 206 is not used as in the last-stage element circuit of FIG.
  • a large-scale FIR filter having a large number of taps and having an arbitrary characteristic with respect to data having various bit widths is configured using only the intermediate stage element circuit. It comes out.
  • FIG. 7 shows an example of a method of calculating a delay set value of the partial sum delay circuit.
  • a case where three intermediate stage element circuits are cascaded is shown.
  • the components corresponding to those shown in Fig. 3 to Fig. 5 are indicated by the same symbols.
  • the delay setting value of the partial sum delay setting storage circuit 212 of the partial sum delay circuit 211 is set to 0, and the output of the adder 202 passes through the partial sum delay circuit 211.
  • t t be the time it takes to reach the input of the partial sum adder 210 of the next element circuit through the interface 400.
  • t, t, t, t t are defined in the element circuit in the center and the element circuit on the right side in the figure.
  • the time of a2 s2 b2 a3 s3 a2 a3 may also be calculated by the circuit arrangement force, but in order to ensure accuracy, it is desirable to obtain the time by experiment in an actual circuit. .
  • the present invention is not limited to the bit slice type of the above example.
  • the tap slice type FIR filter shown in FIG. 8 and the tap slice type adaptive filter shown in FIG. A digital filter can also be configured.
  • the above-described element circuits for the FIR filter of the present invention are each realized as an LSI chip, and are connected in a multichip module or a SIP (System In Package) to constitute a large-scale FIR filter. It can be realized as a single package or one chip, and a large-scale FIR filter can be realized on a printed circuit board.
  • SIP System In Package
  • these element circuits may be realized as a hard macro or a soft macro for an LSI, connected on the LSI, and a large-scale FIR may be realized as a part of a SOC (System On a Chip).
  • a FPGA or CPLD containing these element circuits is prepared, and the element circuits are connected using the variable connection function of the FPGA or CPLD, or a large-scale FIR is used together with the built-in module of the FPGA or CPLD.
  • a filter may be realized.
  • these element circuits are realized as a hybrid integrated circuit, a circuit module, a daughter board, or a printed board having a card connector, and a large-scale FIR filter is realized by connecting them similarly.
  • large-scale FIR can be realized by configuring these element circuits in a metal or synthetic resin container and connecting them with connectors and cables for connection between systems. .
  • the present invention can be used for mounting all kinds of FIR filters from high end to low end, and can easily realize an inexpensive FIR filter.

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Abstract

　初段要素回路（２）と中間段要素回路（１）と終段要素回路（３）とを必要な数だけ縦続接続すると同時に並列配置して組み合わせるとともに、それらの要素回路の部分和出力データ（８）と内部の部分和データとを同期させることによって、高速動作可能でかつ高次、高精度のＦＩＲフィルタすなわち大規模なデジタルフィルタを構成する。 　これにより、２ＧＨｚ以上の高速動作が可能でかつ高次、高精度のＦＩＲフィルタを安価に作製可能にすることができる。

Description

明 細 書
FIRフィルタ
技術分野
[0001] 本発明は、高速動作および柔軟な構成を容易に可能にする FIRフィルタに関する ものである。
背景技術
[0002] フィルタは、信号処理において欠かすことにできない回路要素であり、デジタル信 号処理にお!ヽても最頻出する最重要な回路である。デジタルフィルタの構成方法に は、 FIR (Finite Impulse Responseゾフィノレタと IIR (Innnite Impulse Responseゾフィノレタ との 2種類があるが、常に安定した特性が得られる FIRフィルタの方が使 、やすい回 路である（例えば、特開昭 59— 103418号公報参照)。
[0003] 図 8は、 FIRフィルタの最も一般的な構成の一つである直接形構成の一例を示す。
図中、符号 100は入力遅延回路としての遅延回路を示し、この遅延回路 100は単に 入力データを 1クロックサイクル分遅延させて次段に渡すものである。符号 101は乗 算回路としての乗算器、 102は加算器を示す。この構成では遅延回路 100の前後の データ取り出し回路を「タップ」、そのデータ取り出し回路に接続された乗算器 101の 並んでいる数を「タップ数」と呼び、したがって図 8は 7タップ構成の FIRフィルタの例 である。符号 103は入力信号 (フィルタ入力データ）、 104は遅延回路 100から出力 されて順次後続のタップおよび遅延回路 100へ渡される入力データ、 105は出力信 号 (フィルタ出力データ）をそれぞれ示す。
[0004] 図 9は、図 8に示す FIRフィルタの一般的な構成にお 、て乗算器の係数を可変にし てフィルタ特性を任意に設定可能とした、適応デジタルフィルタの回路例であり、符 号 106は乗算係数可変型の乗算器、 107はその係数を記憶する記憶回路をそれぞ れ示す。
[0005] 図 10は、ビットスライス構成を採用してデータのビット幅を可変にした FIRフィルタの 回路例である。この例では入力信号を上位ビット群 108と下位ビット群 109との 2つの ビット群に分割するとともに、複数の遅延回路 100とそれらに対応する乗算器 101お よび加算器 102とを図では上下の 2組に分けており、例えば、各組が 12ビットずっ処 理可能であれば、両方で 24ビットの処理が可能となる。符号 110は上位ビット群の部 分出力データ、 111は下位ビット群の部分出力データであり、この 2つ力 フィルタ出 力加算器としての後処理回路 112が元の入力信号のビット長に等しいビット長の出 力信号 (フィルタ出力データ） 105を生成する。
[0006] このような FIRフィルタにおいては、システムにとって望ましい急峻なフィルタ特性を 実現しょうとする場合、次数を高くした規模の大きな回路を用意する必要があり（例え ば、 1988年コロナ社発行の辻井重男監修「ディジタル信号処理の基礎」第 4章 4. 2 参照）、実際には LSIのチップ面積や FPGAのゲート数の制限によって、十分な規模 のフィルタを用意することは一般に困難である。そして、特にビット数の多い高精度の 信号処理が必要な場合は、必要なゲート数や実装面積はビット数の 2乗で増大する と考えられるため、上記の困難性が増すことになる。
[0007] また、デジタル信号処理では、処理対象の信号をデジタル信号に変換 (サンプリン グ)して力も処理を行うが、その際には対象信号の持つ周波数帯域の上限に対して 1 桁以上高い周波数でサンプリングし、かつ、後続のデジタル信号処理回路も同様の スループットで動作する必要がある。つまり、周波数帯域の上限が 10MHzである信 号の処理には 100MHz以上の周波数でのサンプリングが必要となるとともに 100M Hz以上の周波数で動作するデジタル信号処理回路が必要となり、 100MHzまでの 信号を処理するには 1GHz以上の周波数で動作するデジタル信号処理回路が必要 となる。このように、デジタル信号処理回路には高い動作周波数が要求される。
[0008] し力しながら現在、特別に設計された一部の CPU等を除くと、一般的に利用可能 な CMOSプロセスによる LSI技術で実現可能なデジタル回路の動作周波数は、およ そ 2GHz以下であり、特に規模の大きなデジタルフィルタを構成しょうとした場合には 、動作周波数はさらに下がり、 1GHz以上で動作する LSIを安価に開発することは実 際上不可能である。
[0009] それゆえ本発明は、 2GHz以上の高速動作が可能でかつ高次、高精度の FIRフィ ルタ、つまり、大規模なデジタルフィルタを安価に作製できるようにすることを目的とし ている。 発明の開示
[0010] 上記課題を有利に解決した本発明は、高速動作が可能な FIRフィルタ用の複数種 類の要素回路を同期動作するように組み合わせることによって、高速動作可能でか つ高次、高精度の FIRフィルタ、ひいては大規模なデジタルフィルタを構成することを 特徴とするものであり、その複数種類の要素回路は、 1種類の要素回路で代用するこ とがでさるちのである。
[0011] すなわち、本発明の FIRフィルタは、互いに縦続接続されるとともに各々入力デー タを遅延させて出力する複数の入力遅延回路と、前記複数の入力遅延回路のそれ ぞれの入力データと最後段の入力遅延回路の出力データとにそれぞれ係数を乗算 して部分出力データとする複数の乗算回路とを具え、前記複数の乗算回路の部分出 力データを互いに加算してフィルタ出力データとする FIRフィルタにおいて、それぞ れ前記縦続接続された複数の入力遅延回路をその縦続接続方向に沿って複数に分 割してなる一または複数の入力遅延回路および前記一または複数の入力遅延回路 に接続された一または複数の乗算回路を有して、前記一または複数の乗算回路の 部分出力データから部分和データを求める複数の要素回路を具え、前記複数の要 素回路のうち、初段の要素回路は前記部分和データをそのまま出力し、二段目以降 の要素回路はその要素回路内で求めた前記部分和データを遅延させたものを前段 の要素回路の出力する部分和データに加算して求めた部分和データを出力し、最 終段の要素回路は出力する部分和データをフィルタ出力データとすることを特徴とす るものである。
[0012] また、本発明の FIRフィルタ用要素回路は、 1または互いに縦続接続された複数の 前記入力遅延回路と、前記 1または複数の入力遅延回路の入力データにそれぞれ 係数を乗算して部分出力データとする 1または複数の前記乗算回路と、前記 1または 複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力 加算器と、を有することまたはこれらに加えてさらに、前記部分出力加算器の部分和 データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和 データを前記初段要素回路または前段の前記中間段要素回路の部分和データとカロ 算して部分和データとする部分和加算器と、を有すること、もしくは、前記部分出力加 算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延 させた部分和データを前段の前記中間段要素回路の部分和データと加算してフィル タ出力データとする部分和加算器と、を有することを特徴としている。
[0013] 本発明の FIRフィルタによれば、 FIRフィルタの互いに縦続接続された多数の入力 遅延回路を途中のタップの位置で複数に分割 (スライス)して構成した、それぞれ一 または複数の入力遅延回路および前記一または複数の入力遅延回路に接続された 一または複数の乗算回路を有して前記乗算回路の部分出力データ力 部分和デー タを求める複数の要素回路を具え、それら複数の要素回路のうち、初段の要素回路 につ 、ては前記部分和データをそのまま出力し、二段目以降の要素回路にっ 、て はその要素回路内で求めた前記部分和データを遅延させたものを前段の要素回路 の出力する部分和データに加算して求めた部分和データを出力し、特に二段目以 降のうち最終段の要素回路については出力する部分和データをフィルタ出力データ とするようにして、前記複数の要素回路の部分和データ同士を同期させて加算する ので、任意の次数、精度 (ビット数)を持ちかつ 2GHz以上の高速で動作し得るタップ スライス型の FIRフィルタを実現することができる。
[0014] なお、本発明の FIRフィルタにおいては、フィルタ入力データを入力される 1または 互いに縦続接続された複数の前記入力遅延回路と、前記 1または複数の入力遅延 回路の入力データにそれぞれ係数を乗算して部分出力データとする 1または複数の 前記乗算回路と、前記 1または複数の乗算回路の部分出力データを互いに加算して 部分和データとする部分出力加算器と、を有する 1つの初段要素回路と、前記初段 要素回路または前段の当該中間段要素回路の最終段の入力遅延回路の出力デー タを入力される 1または互いに縦続接続された複数の前記入力遅延回路と、前記 1ま たは複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データ とする 1または複数の前記乗算回路と、前記 1または複数の乗算回路の部分出力デ ータを互いに加算して部分和データとする部分出力加算器と、前記部分出力加算器 の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させ た部分和データを前記初段要素回路または前段の当該中間段要素回路の部分和 データと加算して部分和データとする部分和加算器と、を有する 1または複数の中間 段要素回路と、前段の前記中間段要素回路の最終段の入力遅延回路の出力データ を入力される 1または互いに縦続接続された複数の前記入力遅延回路と、前記 1また は複数の入力遅延回路の入力データと最後段の入力遅延回路の出力データとにそ れぞれ係数を乗算して部分出力データとする複数の前記乗算回路と、前記複数の 乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器 と、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分 和遅延回路が遅延させた部分和データを前段の前記中間段要素回路の部分和デ ータと加算してフィルタ出力データとする部分和加算器と、を有する 1つの終段要素 回路と、を具えていてもよぐこのようにすれば、中間段要素回路と終段要素回路とに み込んだ部分和遅延回路で、初段要素回路から最終段要素回路まで要素回路の 部分和出力データと要素回路内部の部分和データとを同期させて加算し得るので、 任意の次数、精度 (ビット数)を持ちかつ 2GHz以上の高速で動作し得るタップスライ ス型の FIRフィルタを実現することができ、し力も、初段要素回路と中間段要素回路と 終段要素回路との 3種類に纏めた要素回路の量産効果によって、ハイエンドのデジ タルフィルタのコストを容易に削減することができる。
[0015] また、本発明の FIRフィルタにおいては、元のフィルタ入力データ力 分割された複 数の分割入力データにそれぞれ対応する複数の要素回路組であって、各要素回路 が前記初段要素回路と前記中間段要素回路と前記終段要素回路とからなり、それ らの要素回路組の互いに対応する段の要素回路の前記乗算回路の前記係数が揃 えられている複数の要素回路組と、前記複数の要素回路組の前記終段要素回路が 出力するフィルタ出力データとしての部分出力データを小数点位置をそろえて互い に加算して元の入力データに対応するビット長のフィルタ出力データを出力するフィ ルタ出力加算器と、を具えていてもよぐこのようにすれば、本発明の FIRフィルタによ つてビットスライス型の FIRフィルタをも構成し得て、より大規模なデジタルフィルタを 構成することができる。
[0016] さらに、本発明の FIRフィルタにおいては、前記乗算回路が前記係数を変更可能な ものであってもよぐこのようにすれば、フィルタ特性を任意に変更し得て、大規模な 適応デジタルフィルタを構成することができる。 [0017] 一方、 1または互いに縦続接続された複数の前記入力遅延回路と、前記 1または複 数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする 1 または複数の前記乗算回路と、前記 1または複数の乗算回路の部分出力データを互 いに加算して部分和データとする部分出力加算器と、を有する本発明の FIRフィルタ 用要素回路は、先の本発明の FIRフィルタの初段要素回路に用いることができ、これ らに加えてさらに、前記部分出力加算器の部分和データを遅延させる部分和遅延回 路と、前記部分和遅延回路が遅延させた部分和データを前記初段要素回路または 前段の前記中間段要素回路の部分和データと加算して部分和データとする部分和 加算器と、を有する本発明の FIRフィルタ用要素回路は、先の本発明の FIRフィルタ の中間段要素回路に用いることができ、そして最初の要素回路に加えてさらに、前記 部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延 回路が遅延させた部分和データを前段の前記中間段要素回路の部分和データとカロ 算してフィルタ出力データとする部分和加算器と、を有する本発明の FIRフィルタ用 要素回路は、先の本発明の FIRフィルタの終段要素回路に用いることができる。
[0018] なお、前記中間段要素回路に用いることができる FIRフィルタ用要素回路は、その 一部の構成要素やデータを使用しないことにより、前記初段要素回路と前記終段要 素回路との少なくとも一方に代用されてもよぐこのようにすれば、要素回路の種類を 減らし得て、要素回路の量産効果をさらに高めて、ノ、ィエンドのデジタルフィルタのコ ストをさらに削減することができる。
[0019] また、前記 FIRフィルタ用要素回路においては、前記乗算回路は前記係数を変更 可能なものであってもよぐこのようにすれば、フィルタ特性を任意に変更し得て、大 規模な適応デジタルフィルタを容易に構成することができる。
図面の簡単な説明
[0020] [図 1]図 1は、本発明の FIRフィルタの一実施例としてのビットスライス型 FIRフィルタを 示す説明図である。
[図 2]図 2は、上記実施例の FIRフィルタの各要素回路組に用いられるタップスライス 構成の説明図である。
[図 3]図 3は、上記実施例の FIRフィルタに用い得る、本発明の FIRフィルタ用要素回 路のー実施例としての初段要素回路を示す説明図である。
[図 4]図 4は、上記実施例の FIRフィルタに用い得る、本発明の FIRフィルタ用要素回 路のー実施例としての中間段要素回路を示す説明図である。
[図 5]図 5は、上記実施例の FIRフィルタに用い得る、本発明の FIRフィルタ用要素回 路のー実施例としての最終段要素回路を示す説明図である。
[図 6]図 6は、上記実施例の FIRフィルタに用い得る、本発明の FIRフィルタ用要素回 路のー実施例としての後処理回路を示す説明図である。
[図 7]図 7は、本発明に基づく部分和遅延回路の遅延設定値の設定方法を示す説明 図である。
[図 8]図 8は、 FIRフィルタの原理図である。
[図 9]図 9は、適応デジタルフィルタ型の FIRフィルタの説明図である。
[図 10]図 10は、ビットスライス構成の FIRフィルタの説明図である。
発明を実施するための最良の形態
[0021] 図 1は、本発明 FIRフィルタの一実施例としてのビットスライス型 FIRフィルタの概要 を示す説明図である。図中符号 1一 4は、 1つの FIRフィルタを構成する要素回路を 示し、 1は中間段要素回路、 2は初段要素回路、 3は最終段要素回路、 4はビットスラ イス構成におけるフィルタ出力加算器としての後処理回路である。また、符号 5— 12 は、要素回路間でやりとりされる信号を示し、 5はフィルタ入力データとしての入力信 号の上位ビット群、 6は入力信号の下位ビット群、 7は要素回路 1一 3で遅延されつつ 要素回路 1一 3間を転送される入力データ、 8は要素回路 1一 3間を転送される部分 和データ、 9は各要素回路 1一 3内の乗算器の係数および部分和遅延回路の遅延程 度を設定する乗算係数'部分和遅延設定信号、 10はフィルタ出力データとしての出 力信号、 11は上位ビット群の部分出力データ、 12は下位ビット群の部分出力データ である。
[0022] 本実施例では、後処理回路 4も含めると 4種類の要素回路で 1つの FIRフィルタを 構成している。入力信号 (フィルタ入力データ）は一般に多ビットのデジタル信号とし て入力される力 本実施例ではそれを上位と下位との 2つのビット群に分けて、それ ぞれビットスライス処理が可能なようにビットスライス構成を採用している。例えば、入 力信号が 24ビット幅であれば、上位ビット群 5には上位の 12ビット、下位ビット群 6に は下位の 12ビットが割り当てられる。本実施例の FIRフィルタは、後処理回路 4を除 いて 3種類の要素回路 1一 3から構成されており、これら 3種類の要素回路が必要な のは、それぞれの要素回路で入出力データが若干異なっているからである。図示の ように、これら 3種類の要素回路 1一 3を縦続接続したものを組にし、その組をビットス ライス分だけ、つまりこの実施例では 2組、図では上下に並べて、この 2つの要素回路 組のそれぞれの出力信号 11, 12をフィルタ出力加算器としての後処理回路 4によつ て処理して最終出力データ 10を得ている。また、要素回路 1一 3は内部の乗算器の 乗算係数と部分和遅延回路の遅延程度とをそれぞれ可変とされており、それらは設 定信号 9によって外部力 設定可能になっている。なお、 2つのビット群をそれぞれ処 理する上記 2つの要素回路組の乗算器のうち互いに対応するタップ位置の乗算器の 乗算係数は互いに揃えて (等しくして)おく。
[0023] 図 2は、図 1に示す実施例のビットスライス構成における各要素回路組に用いられる 、タップ列方向（遅延回路 100の縦続接続方向）に FIRフィルタを分割するタップスラ イス構成の具体的な構成例である。この図 2の例は、上記初段要素回路 2に対応す る一段の初段要素回路 115と、上記中間段要素回路 1に対応するここでは一段の中 間段要素回路 116と、上記最終段要素回路 3に対応する一段の最終段要素回路 11 7とに分割しており、図 1とは中間段要素回路の数が異なっているが、中間段要素回 路の数は適宜変更することができる。ここにおける初段要素回路 115と中間段要素 回路 116とは 2タップ分、最終段要素回路 117は 3タップ分のデータを処理しており、 それぞれ乗算回路としての乗算器 101でタップ力 の入力データを乗算して得た部 分出力データを部分出力加算器 118で要素回路内のタップ数分互いに加算して部 分和データを計算した後、初段要素回路 115はその計算して得た値そのものを要素 回路の部分和データ 113として出力する。
[0024] 中間段要素回路 116は、部分出力加算器 118で要素回路内の部分和データを計 算した後、その部分和データを部分和遅延回路 120で適宜遅らせ、その遅らせた部 分和データと前段の初段要素回路 115からの部分和データ 113 (中間段要素回路 1 16が複数ある場合は 2つ目以降の中間段要素回路 116では前段の中間段要素回 路 116からの部分和データ 114)との和を部分和加算器 119で計算し、その計算結 果の値を中間段要素回路 116の部分和データ 114として次段に出力する。
[0025] 最終段要素回路 117も中間段要素回路 116と同様であり、部分出力加算器 118で 要素回路内の部分和データを計算した後、その部分和データを部分和遅延回路 12 0で適宜遅らせ、その遅らせた部分和データと前段の中間段要素回路 116からの部 分和データ 114との和を部分和加算器 119で計算し、その計算結果の値を出力信 号 105として出力する。
[0026] 次に、上記実施例の FIRフィルタに用い得て図 9に示す如き適応デジタルフィルタ を構成し得る要素回路を説明する。図 3は、本発明の FIRフィルタ用要素回路の一実 施例としての、上記初段要素回路 2および初段要素回路 115に対応する初段要素 回路を示すものであり、この実施例では、 4タップ分の遅延回路と乗算器とが要素回 路に実装されている。符号 200は遅延回路、 201は乗算器、 202は部分出力加算器 としての加算器である。また符合 203は要素回路への入力信号、 204は遅延回路 20 0の出力データである次段の入力データ、 205は当該要素回路の部分和出力データ 、 206は次段の要素回路への遅延出力データである。そして符号 207は乗算係数- 部分和遅延設定信号、 208は乗算器 201の乗算係数記憶回路である。
[0027] 図 4は、本発明の FIRフィルタ用要素回路の一実施例としての、上記中間段要素回 路 1および中間段要素回路 116に対応する中間段要素回路を示すものであり、この 実施例では、 4タップ分の遅延回路と乗算器とが要素回路として実装されている。符 号 200から 208までは図 3と同様である。符号 209は前段の要素回路の部分和出力 データ 205である部分和入力データを示す。加算器 202で算出した当該要素回路 内の部分和データは、部分和遅延回路 211で適宜遅延させ、部分和加算器 210で 部分和入力データ 209と加算されて、当該要素回路の部分和出力データ 205として 出力される。部分和遅延回路 211の遅延時間 (遅延程度）は部分和遅延設定記憶 回路 212の設定値で変化させることができる。また、部分和遅延設定記憶回路 212 の値は乗算係数 ·部分和遅延設定信号 207で設定可能である。
[0028] 図 5は、本発明の FIRフィルタ用要素回路の一実施例としての、上記最終段要素回 路 3および最終段要素回路 117に対応する最終段要素回路を示すものであり、この 実施例では、 4タップ分の遅延回路と乗算器とが要素回路として実装されている。こ の図中の構成は概ね図 4の中間段要素回路と同様であり、違いは、ここでは遅延回 路 200が 1つ少なくて、次段への遅延出力データ 206がない点のみである。
[0029] 図 6は、本発明の FIRフィルタ用要素回路の一実施例としての、上記後処理回路 4 に対応する後処理回路を示すものであり、この実施例では、上位ビット群と下位ビット 群の 2つに入力データを分割してビットスライス処理を行う場合を示す。符号 300が 上位ビット群に対する部分出力データ、 301が下位ビット群に対する部分出力データ である。これら部分出力データ 300, 301は部分データ加算器 302により、小数点の 位置を合わせて加算されてフィルタ出力データ 303となり、 FIRフィルタの最終的な 出力信号となる。
[0030] これら実施例の初段要素回路、中間段要素回路および最終段要素回路によれば、 中間段要素回路と終段要素回路とに み込んだ部分和遅延回路 211で、要素回路 の部分和出力データと要素回路内部の部分和データとを同期させて加算し得るので 、任意の次数、精度 (ビット数)を持ちかつ 2GHz以上の高速で動作し得るタップスラ イス型の FIRフィルタを実現することができ、し力も、初段要素回路と中間段要素回路 と終段要素回路との 3種類に纏めた要素回路の量産効果によって、ハイエンドのデ ジタルフィルタのコストを容易に削減することができ、さらに乗算器 201の乗算係数記 憶回路 208が記憶する乗算係数の値は乗算係数 ·部分和遅延設定信号 207で設定 •変更可能であるので、フィルタ特性を任意に変更し得て、大規模な適応デジタルフ ィルタを構成することができる。またこの実施例の初段要素回路、中間段要素回路、 最終段要素回路および後処理回路によれば、よりビット幅の大きいデータに対して上 記と同様の作用効果を奏し得るビットスライス型の FIRフィルタを実現することができ る。
[0031] 上述の説明では 4種類の要素回路によって FIRフィルタを構成した力 本発明に基 づけば、より少ない種類の要素回路によって FIRフィルタを構成することも可能である 。先ず、図 5の最終段要素回路は、明らかに図 4の中間段要素回路で代用可能であ る。つまり、図 4の要素回路遅延出力データ 206を用いないかどこにも接続しないこと で、図 5の最終段要素回路と同等の機能が達成できる。次に、図 3の初段用要素回 路も、図 4の中間段要素回路で代用可能であり、図 4の要素回路部分和入力データ 209の値を 0に固定しかつ部分和遅延回路 211の遅延を 0に設定することで、図 3の 初段用要素回路と同等の機能が実現できる。
[0032] さらに、図 6の後処理回路も、図 4の中間段用要素回路で代用可能である。つまり、 乗算器 201の乗算係数のうち左端の係数の値を 1、それ以外の係数の値を 0に設定 し、かつ、部分和遅延回路 211の遅延を 0に設定する。この状態で、入力データ 203 として上位ビット群の部分データ 300を、また要素回路部分和入力データ 209として 下位ビット群の部分データ 301を小数点の位置を合わせながら入力すれば、要素回 路部分和出力データ 205には完全出力データ 303と同等の出力データを得ることが できる。この場合に、図 5の最終段用要素回路同様、要素回路遅延出力データ 206 は使用しない。
[0033] このように本発明によれば、中間段要素回路だけを用いて、さまざまなビット幅のデ ータに対する任意の特性を持つ、タップ数の多 、大規模な FIRフィルタを構成するこ とがでさる。
[0034] 図 7は、部分和遅延回路の遅延設定値の算出方法の一例を示すものであり、この 例では、中間段要素回路が 3つ縦続接続されている場合を示す。図 3—図 5に示す 構成要素と対応する構成要素はそれと同じ記号で示している。先ず、初段である図 中左側の要素回路で、部分和遅延回路 211の部分和遅延設定記憶回路 212の遅 延設定値を 0に設定し、加算器 202の出力から部分和遅延回路 211を通って部分和 加算器 210の入力に到達するのに力かる時間を t=t とする。また、部分和加算器 2 al
10内での計算にかかる時間を t=t 、部分和加算器 210の出力から要素回路間のィ sl
ンターフェース 400を通って次段の要素回路の部分和加算器 210の入力に到着す るのに力かる時間を t=t とする。そして、図中中央の要素回路および右側の要素回 路においても同様に、 t 、t 、t 、t 、t を定義する。ここで、遅延設定値 t , t 以外 a2 s2 b2 a3 s3 a2 a3 の時間は、回路配置力も計算してもよいが、正確を期すためには実際の回路におい て実験で求めるのが望まし 、。
[0035] これにより、 2段目の部分和遅延回路 211の遅延設定値は、次の式（1)を満たすよ うに設定すればよい。 t +t +t =t … (1)
al si bl a2
[0036] また、 3段目の部分和遅延回路 211の遅延設定値も同様であり、次の式 (2)を満た すように設定すればよい。
t +t +t =t · · · (2)
a2 s2 b2 a3
[0037] 以上、図示例に基づき説明した力 本発明は上述の例のビットスライス型に限定さ れるものでなぐ例えば、図 8に示すタップスライス型 FIRフィルタや、図 9に示すタツ プスライス型適応デジタルフィルタを構成することもできる。
[0038] また、本発明の FIRフィルタ用の上記要素回路は、それぞれを LSIチップとして実 現し、マルチチップモジュールや SIP (System In Package)内で接続することで大規 模な FIRフィルタを構成してもよぐあるいは 1チップ 1パッケージとして実現し、プリン ト基板上で大規模 FIRフィルタを実現してもよ ヽ。
[0039] さらに、これらの要素回路を LSI用のハードマクロやソフトマクロとして実現して、 LS I上で接続し、 SOC (System On a Chip)の一部として大規模 FIRを実現してもよぐあ るいはこれらの要素回路を内蔵した FPGAや CPLDを用意して、 FPGAや CPLDの 可変接続機能を用いて要素回路間を接続したり、 FPGAや CPLDの内蔵モジユー ルを併用して大規模 FIRフィルタを実現したりしてもよい。
[0040] さらに、これらの要素回路をハイブリッド集積回路や回路モジュール、ドータ基板、 もしくは、カードコネクタを持ったプリント基板等として実現し、これらを同様に接続す ることで大規模 FIRフィルタを実現してもよぐ同様に、これらの要素回路を金属や合 成榭脂の容器内で構成し、それらをシステム間接続用のコネクタとケーブルで接続 することで大規模 FIRを実現してもよ ヽ。
産業上の利用可能性
[0041] 本発明は、ハイエンドからローエンドまで、あらゆる種類の FIRフィルタの実装に利 用可能であり、安価な FIRフィルタの実現を容易なものとすることができる。

Claims

請求の範囲
[1] 互いに縦続接続されるとともに各々入力データを遅延させて出力する複数の入力 遅延回路と、前記複数の入力遅延回路のそれぞれの入力データと最後段の入力遅 延回路の出力データとにそれぞれ係数を乗算して部分出力データとする複数の乗 算回路とを具え、前記複数の乗算回路の部分出力データを互いに加算してフィルタ 出力データとする FIRフィルタにおいて、
それぞれ前記縦続接続された複数の入力遅延回路をその縦続接続方向に沿って 複数に分割してなる一または複数の入力遅延回路および前記一または複数の入力 遅延回路に接続された一または複数の乗算回路を有して、前記一または複数の乗 算回路の部分出力データ力 部分和データを求める複数の要素回路を具え、 前記複数の要素回路のうち、初段の要素回路は前記部分和データをそのまま出力 し、二段目以降の要素回路はその要素回路内で求めた前記部分和データを遅延さ せたものを前段の要素回路の出力する部分和データに加算して求めた部分和デー タを出力し、最終段の要素回路は出力する部分和データをフィルタ出力データとす ることを特徴とする、 FIRフィルタ。
[2] フィルタ入力データを入力される 1または互いに縦続接続された複数の前記入力遅 延回路と、前記 1または複数の入力遅延回路の入力データにそれぞれ係数を乗算し て部分出力データとする 1または複数の前記乗算回路と、前記 1または複数の乗算 回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、を 有する 1つの初段要素回路と、
前記初段要素回路または前段の当該中間段要素回路の最終段の入力遅延回路 の出力データを入力される 1または互いに縦続接続された複数の前記入力遅延回路 と、前記 1または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分 出力データとする 1または複数の前記乗算回路と、前記 1または複数の乗算回路の 部分出力データを互いに加算して部分和データとする部分出力加算器と、前記部分 出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路 が遅延させた部分和データを前記初段要素回路または前段の当該中間段要素回路 の部分和データと加算して部分和データとする部分和加算器と、を有する 1または複 数の中間段要素回路と、
前段の前記中間段要素回路の最終段の入力遅延回路の出力データを入力される
1または互いに縦続接続された複数の前記入力遅延回路と、前記 1または複数の入 力遅延回路の入力データと最後段の入力遅延回路の出力データとにそれぞれ係数 を乗算して部分出力データとする複数の前記乗算回路と、前記複数の乗算回路の 部分出力データを互いに加算して部分和データとする部分出力加算器と、前記部分 出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路 が遅延させた部分和データを前段の前記中間段要素回路の部分和データと加算し てフィルタ出力データとする部分和加算器と、を有する 1つの終段要素回路と、 を具えることを特徴とする、請求項 1記載の FIRフィルタ。
[3] 元のフィルタ入力データから分割された複数の分割入力データにそれぞれ対応す る複数の要素回路組であって、各要素回路組が前記初段要素回路と前記中間段要 素回路と前記終段要素回路とからなり、それらの要素回路組の互いに対応する段の 要素回路の前記乗算回路の前記係数が揃えられている複数の要素回路組と、 前記複数の要素回路組の前記終段要素回路が出力するフィルタ出力データとして の部分出力データを小数点位置をそろえて互いに加算して元の入力データに対応 するビット長のフィルタ出力データを出力するフィルタ出力加算器と、
を具えることを特徴とする、請求項 2記載の FIRフィルタ。
[4] 前記乗算回路は前記係数を変更可能なものであることを特徴とする、請求項 2また は 3記載の FIRフィルタ。
[5] 1または互いに縦続接続された複数の前記入力遅延回路と、
前記 1または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分 出力データとする 1または複数の前記乗算回路と、
前記 1または複数の乗算回路の部分出力データを互いに加算して部分和データと する部分出力加算器と、
を有することを特徴とする、請求項 1から 4までの何れか記載の FIRフィルタ用要素 回路。
[6] 1または互いに縦続接続された複数の前記入力遅延回路と、 前記 1または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分 出力データとする 1または複数の前記乗算回路と、
前記 1または複数の乗算回路の部分出力データを互いに加算して部分和データと する部分出力加算器と、
前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、 前記部分和遅延回路が遅延させた部分和データを前記初段要素回路または前段 の前記中間段要素回路の部分和データと加算して部分和データとする部分和加算 器と、
を有することを特徴とする、請求項 1から 4までの何れか記載の FIRフィルタ用要素 回路。
[7] 1または互いに縦続接続された複数の前記入力遅延回路と、
前記 1または複数の入力遅延回路の入力データと最後段の入力遅延回路の出力 データとにそれぞれ係数を乗算して部分出力データとする複数の前記乗算回路と、 前記複数の乗算回路の部分出力データを互いに加算して部分和データとする部 分出力加算器と、
前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、 前記部分和遅延回路が遅延させた部分和データを前段の前記中間段要素回路の 部分和データと加算してフィルタ出力データとする部分和加算器と、
を有することを特徴とする、請求項 1から 4までの何れか記載の FIRフィルタ用要素 回路。
[8] 前記 FIRフィルタ用要素回路は、前記初段要素回路と前記終段要素回路との少な くとも一方に代用されることを特徴とする、請求項 6記載の FIRフィルタ用要素回路。
[9] 前記乗算回路は前記係数を変更可能なものであることを特徴とする、請求項 5から
8までの何れか記載の FIRフィルタ用要素回路。
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