KR100852837B1 - 유한 임펄스 응답 필터 - Google Patents

유한 임펄스 응답 필터 Download PDF

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Abstract

초단 요소 회로(2)와 중간단 요소 회로(1)와 종단 요소 회로(3)를 필요한 수만큼 종속 접속하면, 동시에 병렬 배치하여 조합하는 것과 함께, 그러한 요소 회로의 부분합 출력 데이터(8)와 내부의 부분합 데이터를 동기시키는 것에 의하여, 고속 동작 가능하고, 또한 고차, 고정밀도의 FIR 필터, 즉 대규모의 디지털 필터를 구성한다. 이것에 의하여, 2GHz 이상의 고속 동작이 가능하고, 또한 고차, 고정밀도의 FIR 필터를 저가로 제작 가능하게 할 수 있다.
Figure R1020067009647
FIR 필터, 요소 회로, 부분합, 디지털 필터, 지연 회로

Description

유한 임펄스 응답 필터{FIR(Finite Impulse Response) Filter}
본 발명은, 고속 동작 및 유연한 구성을 용이하게 가능하게 하는 FIR 필터에 관한 것이다.
필터는, 신호 처리에 있어서 빠뜨릴 수 없는 회로 요소이며, 디지털 신호 처리에 있어서도 가장 빈번하게 나오는 최대로 중요한 회로이다. 디지털 필터의 구성 방법에는, 유한임펄스응답 (Finite Impulse Response: FIR) 필터와 무한임펄스응답 (Infinite Impulse Response: IIR) 필터의 2종류가 있지만, 항상 안정된 특성을 얻을 수 있는 FIR 필터가 사용하기 쉬운 회로이다(예를 들면, 일본국 특개 소59-103418호 공보 참조).
도 8은, FIR 필터의 가장 일반적인 구성의 하나인 직접형 구성의 일예를 나타낸다. 도면 중, 참조부호 100은 입력 지연 회로로서의 지연 회로를 나타내고, 이 지연 회로(100)는 단지 입력 데이터를 1 클록 사이클 분만큼 지연시켜 다음 단으로 넘기는 것이다. 참조부호 101은 곱셈 회로로서의 곱셈기, 102는 가산기를 나타낸다. 이 구성에서는 지연 회로(100) 전후의 데이터 취출(取出) 회로를 「탭」, 그 데이터 취출 회로에 접속된 곱셈기(101)가 늘어서 있는 수를 「탭 수」라 하고, 따라서, 도 8은 7 탭 구성의 FIR 필터의 예이다. 참조부호 103은 입력 신호(필터 입 력 데이터), 104는 지연 회로(100)에서 출력되어 순차 후속의 탭 및, 지연 회로(100)에 건네지는 입력 데이터, 105는 출력 신호(필터 출력데이터)를 각각 나타낸다.
도 9는, 도 8에 나타내는 FIR 필터의 일반적인 구성에 있어서 곱셈기의 계수를 가변으로 하여 필터 특성을 임의로 설정 가능으로 한, 적응 디지털 필터의 회로예이고, 참조부호 106은 곱셈 계수 가변형의 곱셈기, 107은 그 계수를 기억하는 기억 회로를 각각 나타낸다.
도 10은, 비트 슬라이스 구성을 채용하여 데이터의 비트 폭을 가변으로 한 FIR 필터의 회로예이다. 이 예에서는 입력 신호를 상위 비트군(108)과 하위 비트군(109)과의 2개의 비트군으로 분할함과 함께, 복수의 지연 회로(100)와 그것들에 대응하는 곱셈기(101) 및 가산기(102)를 도면에서는 상하의 2조로 나누고 있고, 예를 들면, 각 조가 12 비트씩 처리 가능하면, 양쪽에서 24 비트의 처리가 가능해진다. 참조부호 110은 상위 비트군의 부분 출력 데이터, 111은 하위 비트군의 부분 출력 데이터이며, 이 2개로부터 필터 출력 가산기로서의 후처리 회로(112)가 원래의 입력 신호의 비트 길이에 동일한 비트 길이의 출력 신호(필터 출력 데이터, 105)를 생성한다.
이러한 FIR 필터에 있어서는, 시스템에 있어 바람직한 급준한 필터특성을 실현하려고 하는 경우, 차수를 높게 한 규모의 큰 회로를 준비할 필요가 있고(예를 들면, 1988년 코로나사 발행의 츠지 시게오 감수 「디지털 신호 처리의 기초」 제 4 장 4.2 참조), 실제로는 LSI의 칩 면적이나 FPGA의 게이트수의 제한에 의하여 충 분한 규모의 필터를 준비하는 것은 일반적으로 곤란하다. 그리고, 특히 비트수가 많은 고정밀도의 신호 처리가 필요한 경우는, 필요한 게이트수나 실장(實裝) 면적은 비트수의 2승(乘)으로 증대한다고 생각되기 때문에, 상기의 곤란성이 더하게 된다.
또한, 디지털 신호 처리에서는, 처리 대상의 신호를 디지털 신호로 변환(샘플링)하고 나서 처리를 행하지만, 그때에는 대상 신호가 가지는 주파수대역의 상한에 대해서 1자리수 이상 높은 주파수로 샘플링하고, 또한, 후속의 디지털 신호 처리 회로도 마찬가지의 스루풋으로 동작할 필요가 있다. 즉, 주파수대역의 상한이 10MHz인 신호의 처리에는 100MHz 이상의 주파수에서의 샘플링이 필요한 것과 함께 100MHz 이상의 주파수에서 동작하는 디지털 신호 처리 회로가 필요해지고, 100MHz까지의 신호를 처리하려면 1GHz 이상의 주파수에서 동작하는 디지털 신호 처리 회로가 필요하다. 이와 같이, 디지털 신호 처리 회로에는 높은 동작 주파수가 요구된다.
그렇지만 현재, 특별히 설계된 일부의 CPU 등을 제외하면, 일반적으로 이용 가능한 CMOS 프로세스에 의한 LSI 기술로, 실현 가능한 디지털 회로의 동작 주파수는, 대략 2GHz 이하이고, 특히 규모가 큰 디지털 필터를 구성하려고 한 경우에는, 동작 주파수는 한층 더 내려가고, 1GHz 이상에서 동작하는 LSI를 저가로 개발하는 것은 실제로 불가능하다.
그러므로 본 발명은, 2GHz 이상의 고속 동작이 가능하고, 또한 고차, 고정밀도의 FIR 필터, 즉, 대규모 디지털 필터를 저가로 제작할 수 있도록 하는 것을 목 적으로 하고 있다.
상기 과제를 유리하게 해결한 본 발명은, 고속 동작이 가능한 FIR 필터용의 복수 종류의 요소 회로를 동기 동작하도록 조합하는 것에 의하여, 고속 동작 가능하고 또한, 고차, 고정밀도의 FIR 필터, 나아가서는 대규모의 디지털 필터를 구성하는 것을 특징으로 하는 것이고, 그 복수 종류의 요소 회로는, 1종류의 요소 회로로 대용할 수 있는 것이다.
즉, 본 발명의 FIR 필터는, 서로 종속 접속되는 것과 함께, 각각 입력 데이터를 지연시켜 출력하는 복수의 입력 지연 회로와, 상기 복수의 입력 지연 회로의 각각의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 곱셈 회로를 구비하고, 상기 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 필터 출력데이터로 하는 FIR 필터에 있어서, 각각 상기 종속 접속된 복수의 입력 지연 회로를 그 종속 접속 방향에 따라 복수로 분할하여 이루어지는 하나 또는 복수의 입력 지연 회로 및 상기 하나 또는 복수의 입력 지연 회로에 접속된 하나 또는 복수의 곱셈 회로를 가지고, 상기 하나 또는 복수의 곱셈 회로의 부분 출력 데이터로부터 부분합 데이터를 구하는 복수의 요소 회로를 구비하고, 상기 복수의 요소 회로 가운데, 초단의 요소 회로는 상기 부분합 데이터를 그대로 출력하고, 둘째 단 이후의 요소 회로는 그 요소 회로 내에서 구한 상기 부분합 데이터를 지연시킨 것을 전단의 요소 회로의 출력하는 부분합 데이터에 가산하여 구한 부분합 데이터를 출력하고, 최종단의 요소 회로는 출력하는 부분합 데이터를 필터 출력 데이터로 하는 것을 특징으로 하는 것이다.
또한, 본 발명의 FIR 필터용 요소 회로는, 1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와, 상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기를 가지는 것 또는 이것들에 추가하여 더욱이, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와, 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 상기 초단 요소 회로 또는 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 부분합 데이터로 하는 부분합 가산기를 가지는 것, 혹은, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 필터 출력 데이터로 하는 부분합 가산기를 가지는 것을 특징으로 하고 있다.
본 발명의 FIR 필터에 의하면, FIR 필터의 서로 종속 접속된 다수의 입력 지연 회로를 도중의 탭의 위치에서 복수로 분할(슬라이스)하여 구성한, 각각 하나 또는 복수의 입력 지연 회로 및 상기 하나 또는 복수의 입력 지연 회로에 접속된 하나 또는 복수의 곱셈 회로를 가지고 상기 곱셈 회로의 부분 출력 데이터로부터 부분합 데이터를 구하는 복수의 요소 회로를 구비하고, 그들 복수의 요소 회로 가운데, 초단의 요소 회로에 대해서는 상기 부분합 데이터를 그대로 출력하고, 둘째 단 이후의 요소 회로에 대해서는 그 요소 회로내에서 구한 상기 부분합 데이터를 지연시킨 것을 전단의 요소 회로의 출력하는 부분합 데이터에 가산하여 구한 부분합 데이터를 출력하고, 특히 둘째 단 이후 중에서 최종단의 요소 회로에 대해서는 출력하는 부분합 데이터를 필터 출력 데이터로 하도록 하고, 상기 복수의 요소 회로의 부분합 데이터끼리를 동기시켜 가산하므로, 임의의 차수, 정밀도(비트수)를 가지고, 또한, 2GHz 이상의 고속으로 동작할 수 있는 탭 슬라이스형의 FIR 필터를 실현할 수 있다.
또한, 본 발명의 FIR 필터에 있어서는, 필터 입력 데이터가 입력되는 1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여, 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와, 상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기를 가지는 1개의 초단 요소 회로와, 상기 초단 요소 회로 또는 전단의 해당 중간단 요소 회로의 최종단의 입력 지연 회로의 출력 데이터가 입력되는 1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와, 상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기와, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와, 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 상기 초단 요소 회로 또는 전단의 해당 중간단 요소 회로의 부분합 데이터와 가산하여, 부분합 데이터로 하는 부분합 가산기를 가지는 1 또는 복수의 중간단 요소 회로와, 전단의 상기 중간단 요소 회로의 최종단의 입력 지연 회로의 출력 데이터가 입력되는 1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 상기 곱셈 회로와, 상기 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기와, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와, 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 필터 출력 데이터로 하는 부분합 가산기를 가지는 1개의 종단 요소 회로를 구비하고 있어도 좋고, 이와 같이 하면, 중간단 요소 회로와 종단 요소 회로에 짜 넣은 부분합 지연 회로에서, 초단 요소 회로로부터 최종단 요소 회로까지 요소 회로의 부분합 출력 데이터와 요소 회로 내부의 부분합 데이터를 동기시켜 가산 할 수 있으므로, 임의의 차수, 정밀도(비트수)를 가지고 또한, 2GHz 이상의 고속으로 동작할 수 있는 탭 슬라이스형의 FIR 필터를 실현할 수 있고, 더욱이, 초단 요소 회로와 중간단 요소 회로와 종단 요소 회로와의 3 종류로 모은 요소 회로의 양산 효과에 의하여, 고급 지향의 디지털 필터의 코스트를 용이하게 삭감할 수 있다.
또한, 본 발명의 FIR 필터에 있어서는, 원래의 필터 입력 데이터로부터 분할된 복수의 분할 입력 데이터에 각각 대응하는 복수의 요소 회로조(組)이며, 각 요소 회로조가 상기 초단 요소 회로와 상기 중간단 요소 회로와 상기 종단 요소 회로로 이루어지고, 그러한 요소 회로조의 서로 대응하는 단의 요소 회로의 상기 곱셈 회로의 상기 계수가 맞추어져 있는 복수의 요소 회로조와, 상기 복수의 요소 회로조의 상기 종단 요소 회로가 출력하는 필터 출력 데이터로서의 부분 출력 데이터를 소수점 위치를 맞추어 서로 가산하여 원래의 입력 데이터에 대응하는 비트 길이의 필터 출력데이터를 출력하는 필터 출력 가산기를 구비하고 있어도 좋고, 이와 같이 하면, 본 발명의 FIR 필터에 의하여 비트 슬라이스형의 FIR 필터도 구성할 수 있고, 보다 대규모의 디지털 필터를 구성할 수 있다.
더욱이, 본 발명의 FIR 필터에 있어서는, 상기 곱셈 회로가 상기 계수를 변경 가능한 것이라도 좋고, 이와 같이 하면, 필터 특성을 임의로 변경할 수 있고, 대규모의 적응 디지털 필터를 구성할 수 있다.
한편, 1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와, 상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기를 가지는 본 발명의 FIR 필터용 요소 회로는, 앞의 본 발명의 FIR 필터의 초단 요소 회로에 이용할 수 있고, 이것들에 추가하여 더욱이, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와, 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 상기 초단 요소 회로 또는 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 부분합 데이터로 하는 부분합 가산기를 가지는 본 발명의 FIR 필터용 요소 회로는, 앞의 본 발명의 FIR 필터의 중간단 요소 회로에 이용할 수 있고, 그리고 최초의 요소 회로에 추가하여 더욱이, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와, 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 필터 출력데이터로 하는 부분합 가산기를 가지는 본 발명의 FIR 필터용 요소 회로는, 앞의 본 발명의 FIR 필터의 종단 요소 회로에 이용할 수 있다.
또한, 상기 중간단 요소 회로에 이용할 수 있는 FIR 필터용 요소 회로는, 그 일부의 구성 요소나 데이터를 사용하지 않는 것에서, 상기 초단 요소 회로와 상기 종단 요소 회로와의 적어도 한쪽에 대용되어도 좋고, 이와 같이 하면, 요소 회로의 종류를 줄일 수 있고, 요소 회로의 양산 효과를 한층 더 높여, 하이엔드의 디지털 필터의 비용을 한층 더 삭감할 수 있다.
또한, 상기 FIR 필터용 요소 회로에 있어서는, 상기 곱셈 회로는 상기 계수를 변경 가능한 것이라도 좋고, 이와 같이 하면, 필터 특성을 임의로 변경할 수 있고, 대규모의 적응 디지털 필터를 용이하게 구성할 수 있다.
도 1은, 본 발명의 FIR 필터의 일실시예로서의 비트 슬라이스형 FIR 필터를 나타내는 설명도이다.
도 2는, 상기 실시예의 FIR 필터의 각 요소 회로조에 이용되는 탭 슬라이스 구성의 설명도이다.
도 3은, 상기 실시예의 FIR 필터에 사용할 수 있는, 본 발명의 FIR 필터용 요소회로의 일실시예로서의 초단 요소 회로를 나타내는 설명도이다.
도 4는, 상기 실시예의 FIR 필터에 사용할 수 있는, 본 발명의 FIR 필터용 요소 회로의 일실시예로서의 중간단 요소 회로를 나타내는 설명도이다.
도 5는, 상기 실시예의 FIR 필터에 사용할 수 있는, 본 발명의 FIR 필터용 요소 회로의 일실시예로서의 최종단 요소 회로를 나타내는 설명도이다.
도 6은, 상기 실시예의 FIR 필터에 사용할 수 있는, 본 발명의 FIR 필터용 요소 회로의 일실시예로서의 후 처리 회로를 나타내는 설명도이다.
도 7은, 본 발명에 근거하는 부분합 지연 회로의 지연 설정치의 설정 방법을 나타내는 설명도이다.
도 8은, FIR 필터의 원리도이다.
도 9는, 적응 디지털 필터형의 FIR 필터의 설명도이다.
도 10은, 비트 슬라이스 구성의 FIR 필터의 설명도이다.
도 1은, 본 발명 FIR 필터의 일실시예로서의 비트 슬라이스형 FIR 필터의 개요를 나타내는 설명도이다. 도면 중 참조부호 1~4는, 1개의 FIR 필터를 구성하는 요소 회로를 나타내고, 1은 중간단 요소 회로, 2는 초단 요소 회로, 3은 최종단 요소 회로, 4는 비트 슬라이스 구성에 있어서의 필터 출력 가산기로서의 후 처리 회로이다. 또한, 참조부호 5~12는, 요소 회로간에 거래되는 신호를 나타내고, 5는 필터 입력 데이터로서의 입력 신호의 상위 비트군, 6은 입력 신호의 하위 비트군, 7은 요소 회로 1~3에서 지연되면서 요소 회로 1~3 사이에 전송되는 입력 데이터, 8은 요소 회로 1~3 사이에 전송되는 부분합 데이터, 9는 각 요소 회로 1~3 내의 곱셈기의 계수 및 부분합 지연 회로의 지연 정도를 설정하는 곱셈 계수·부분합 지연 설정 신호, 10은 필터 출력데이터로서의 출력 신호, 11은 상위 비트군의 부분 출력 데이터, 12는 하위 비트군의 부분 출력데이터이다.
본 실시예에서는, 후 처리 회로(4)도 포함하면, 4종류의 요소 회로로 1개의 FIR 필터를 구성하고 있다. 입력 신호(필터 입력 데이터)는 일반적으로 다(多) 비트의 디지털 신호로서 입력되지만, 본 실시예에서는 그것을 상위와 하위와의 2개의 비트군으로 나누고, 각각 비트 슬라이스 처리가 가능하도록 비트 슬라이스 구성을 채용하고 있다. 예를 들면, 입력 신호가 24 비트 폭이라면, 상위 비트군 5에는 상위의 12비트, 하위 비트군 6에는 하위의 12비트를 할당할 수 있다. 본 실시예의 FIR 필터는, 후 처리 회로(4)를 제외하고 3종류의 요소 회로 1~3으로 구성되어 있고, 이들 3종류의 요소 회로가 필요한 것은, 각각의 요소 회로에서 입출력 데이터가 약간 차이가 나기 때문이다. 도시한 바와 같이, 이들 3종류의 요소 회로 1~3를 종속 접속한 것을 조(組)로 하여, 그 조를 비트 슬라이스 분만큼, 즉 이 실시예에서는 2조, 도면에서는 상하로 늘어 놓고, 이 2개의 요소 회로조의 각각의 출력 신호(11, 12)를 필터 출력 가산기로서의 후 처리 회로(4)에 의하여 처리하고 최종 출력 데이터(10)를 얻고 있다. 또한, 요소 회로 1~3는 내부의 곱셈기의 곱셈 계수와 부분합 지연 회로의 지연 정도를 각각 가변으로 되어 있고, 그것들은 설정 신호(9)에 의하여 외부로부터 설정 가능하게 되어 있다. 또한, 2개의 비트군을 각각 처리하는 상기 2개의 요소 회로조의 곱셈기 중에서 서로 대응하는 탭 위치의 곱셈기의 곱셈 계수는 서로 맞추어(동일하게 하여) 둔다.
도 2는, 도 1에 도시하는 실시예의 비트 슬라이스 구성에 있어서의 각 요소 회로조에 이용되는, 탭열 방향(지연회로(100)의 종속 접속방향)으로 FIR 필터를 분할하는 탭 슬라이스 구성의 구체적인 구성예이다. 이 도 2의 예는, 상기 초단 요소 회로(2)에 대응하는 일단의 초단 요소 회로(115)와, 상기 중간단 요소 회로(1)에 대응하는, 여기에서는 일단의 중간단 요소 회로(116)와, 상기 최종단 요소 회로(3)에 대응하는 일단의 최종단 요소 회로(117)로 분할하고 있고, 도 1은 중간단 요소 회로의 수가 다르지만, 중간단 요소 회로의 수는 적절하게 변경할 수 있다. 여기에 있어서의 초단 요소 회로(115)와 중간단 요소 회로(116)는 2탭분, 최종단 요소 회로(117)는 3탭분의 데이터를 처리하고 있고, 각각 곱셈 회로로서의 곱셈기(101)로 탭에서의 입력 데이터를 곱셈하여 얻은 부분 출력 데이터를 부분 출력 가산기(118)로 요소 회로내의 탭수만큼 서로 가산하여 부분합 데이터를 계산한 후, 초단 요소 회로(115)는 그 계산하여 얻은 값, 그 자체를 요소 회로의 부분합 데이터(113)로서 출력한다.
중간단 요소 회로(116)는, 부분 출력 가산기(118)로 요소 회로내의 부분합 데이터를 계산한 후, 그 부분합 데이터를 부분합 지연 회로(120)로 적절하게 늦추고, 그 늦춘 부분합 데이터와 전단의 초단 요소 회로(115)로부터의 부분합 데이터(113)(중간단 요소 회로(116)가 복수 있는 경우는 2번째 이후의 중간단 요소 회로(116)에서는 전단의 중간단 요소 회로(116)로부터의 부분합 데이터(114))와의 합을 부분합 가산기(119)로 계산하고, 그 계산 결과의 값을 중간단 요소 회로(116)의 부분합 데이터(114)로서 다음 단으로 출력한다.
최종단 요소 회로(117)도 중간단 요소 회로(116)와 마찬가지이고, 부분 출력 가산기(118)로 요소 회로내의 부분합 데이터를 계산한 후, 그 부분합 데이터를 부분합 지연 회로(120)로 적절하게 늦추고, 그 늦춘 부분합 데이터와 전단의 중간단 요소 회로(116)로부터의 부분합 데이터(114)와의 합을 부분합 가산기(119)로 계산하고, 그 계산 결과의 값을 출력 신호(105)로서 출력한다.
다음에, 상기 실시예의 FIR 필터에 사용할 수 있고, 도 9에 도시하는 바와 같이 적응 디지털 필터를 구성할 수 있는 요소 회로를 설명한다. 도 3은, 본 발명의 FIR 필터용 요소 회로의 일실시예로서의, 상기 초단 요소 회로(2) 및 초단 요소 회로(115)에 대응하는 초단 요소 회로를 도시하는 것이며, 이 실시예에서는, 4탭분의 지연 회로와 곱셈기가 요소 회로에 실장되어 있다. 참조부호 200은 지연 회로, 201은 곱셈기, 202는 부분 출력 가산기로서의 가산기이다. 또한, 참조부호 203은 요소 회로에의 입력 신호, 204는 지연 회로(200)의 출력 데이터인 다음 단의 입력 데이터, 205는 해당 요소 회로의 부분합 출력 데이터, 206은 다음 단의 요소 회로에의 지연 출력 데이터이다. 그리고 참조부호 207은 곱셈 계수·부분합 지연 설정 신호, 208은 곱셈기(201)의 곱셈 계수 기억 회로이다.
도 4는, 본 발명의 FIR 필터용 요소 회로의 일실시예로서의, 상기 중간단 요소 회로(1) 및 중간단 요소 회로(116)에 대응하는 중간단 요소 회로를 도시하는 것이며, 이 실시예에서는, 4탭분의 지연 회로와 곱셈기가 요소 회로로서 실장되어 있다. 부호 200에서 208까지는 도 3과 마찬가지이다. 참조부호 209는 전단의 요소 회로의 부분합 출력 데이터(205)인 부분합 입력 데이터를 나타낸다. 가산기(202)로 산출한 해당 요소 회로내의 부분합 데이터는, 부분합 지연 회로(211)로 적절하게 지연시켜, 부분합 가산기(210)로 부분합 입력 데이터(209)와 가산되고, 해당 요소 회로의 부분합 출력 데이터(205)로서 출력된다. 부분합 지연 회로(211)의 지연시간(지연 정도)은 부분합 지연 설정 기억 회로(212)의 설정치로 변화시킬 수 있다. 또한, 부분합 지연 설정 기억 회로(212)의 값은 곱셈 계수·부분합 지연 설정 신호(207)로 설정 가능하다.
도 5는, 본 발명의 FIR 필터용 요소 회로의 일실시예로서의, 상기 최종단 요소 회로(3) 및 최종단 요소 회로(117)에 대응하는 최종단 요소 회로를 나타내는 것이며, 이 실시예에서는, 4탭분의 지연 회로와 곱셈기가 요소 회로로서 실장되어 있다. 이 도면 중의 구성은 대체로 도 4의 중간단 요소 회로와 마찬가지이고, 다른 점은, 여기에서는 지연 회로(200)가 1개 적어서, 다음 단에의 지연 출력 데이터 (206)가 없는 점뿐이다.
도 6은, 본 발명의 FIR 필터용 요소 회로의 일실시예로서의, 상기 후 처리 회로(4)에 대응하는 후 처리 회로를 나타내는 것이며, 이 실시예에서는, 상위 비트군과 하위 비트군의 2개에 입력 데이터를 분할하여 비트 슬라이스 처리를 행하는 경우를 나타낸다. 참조부호 300이 상위 비트군에 대한 부분 출력 데이터, 301이 하위 비트군에 대한 부분 출력 데이터이다. 이들 부분 출력 데이터(300, 301)는 부분 데이터 가산기(302)에 의하여, 소수점의 위치를 맞추어 가산되어 필터 출력데이터(303)가 되고, FIR 필터의 최종적인 출력 신호가 된다.
이들 실시예의 초단 요소 회로, 중간단 요소 회로 및 최종단 요소 회로에 의하면, 중간단 요소 회로와 종단 요소 회로에 짜 넣은 부분합 지연 회로(211)로, 요 소 회로의 부분합 출력 데이터와 요소 회로 내부의 부분합 데이터를 동기시켜 가산할 수 있으므로, 임의의 차수, 정밀도(비트수)를 가지고, 또한 2GHz 이상의 고속으로 동작할 수 있는 탭 슬라이스형의 FIR 필터를 실현할 수 있고, 더욱이, 초단 요소 회로와 중간단 요소 회로와 종단 요소 회로의 3종류에 모은 요소 회로의 양산 효과에 의하여, 하이엔드의 디지털 필터의 비용을 용이하게 삭감할 수 있고, 더욱이 곱셈기(201)의 곱셈 계수 기억 회로(208)가 기억하는 곱셈 계수의 값은 곱셈 계수·부분합 지연 설정 신호(207)로 설정·변경 가능하므로, 필터 특성을 임의로 변경할 수 있고, 대규모의 적응 디지털 필터를 구성할 수 있다. 또한 이 실시예의 초단 요소 회로, 중간단 요소 회로, 최종단 요소 회로 및 후 처리 회로에 의하면, 보다 비트 폭이 큰 데이터에 대해서 상기와 마찬가지의 작용 효과를 연출할 수 있는 비트 슬라이스형의 FIR 필터를 실현할 수 있다.
상술한 설명에서는 4종류의 요소 회로에 의하여 FIR 필터를 구성했지만, 본 발명에 근거하면, 보다 적은 종류의 요소 회로에 의하여 FIR 필터를 구성하는 것도 가능하다. 먼저, 도 5의 최종단 요소 회로는, 명백하게 도 4의 중간단 요소 회로로 대용 가능하다. 즉, 도 4의 요소 회로 지연 출력 데이터(206)를 이용하지 않거나, 어디에도 접속하지 않는 것으로, 도 5의 최종단 요소 회로와 동등의 기능을 달성할 수 있다. 다음에, 도 3의 초단용 요소 회로도, 도 4의 중간단 요소 회로로 대용 가능하고, 도 4의 요소 회로 부분합 입력 데이터(209)의 값을 0에 고정하고 또한, 부분합 지연 회로(211)의 지연을 0으로 설정하는 것으로, 도 3의 초단용 요소 회로와 동등의 기능을 실현할 수 있다.
더욱이 도 6의 후 처리 회로도, 도 4의 중간단용 요소 회로로 대용 가능하다. 즉, 곱셈기(201)의 곱셈 계수중 좌단의 계수의 값을 1, 그 이외의 계수의 값을 0으로 설정하고, 또한, 부분합 지연 회로(211)의 지연을 0으로 설정한다. 이 상태로, 입력 데이터(203)로서 상위 비트군의 부분 데이터(300)를, 또한 요소 회로 부분합 입력 데이터(209)로서 하위 비트군의 부분 데이터(301)를 소수점의 위치를 맞추면서 입력하면, 요소 회로 부분합 출력 데이터(205)에는 완전 출력 데이터(303)와 동등의 출력 데이터를 얻을 수 있다. 이 경우에, 도 5의 최종단용 요소 회로도 마찬가지로, 요소 회로 지연 출력 데이터(206)는 사용하지 않는다.
이와 같이 본 발명에 의하면, 중간단 요소 회로만을 이용하여, 다양한 비트 폭의 데이터에 대한 임의의 특성을 가지는, 탭 수가 많은 대규모의 FIR 필터를 구성할 수 있다.
도 7은, 부분합 지연 회로의 지연 설정치의 산출 방법의 일예를 나타내는 것이며, 이 예에서는, 중간단 요소 회로가 3개 종속 접속되어 있는 경우를 나타낸다.도 3~도 5에 도시하는 구성요소와 대응하는 구성요소는 그것과 같은 기호로 나타내고 있다. 먼저, 초단인 도면 중 좌측의 요소 회로로, 부분합 지연 회로(211)의 부분합 지연 설정 기억 회로(212)의 지연 설정치를 0으로 설정하고, 가산기(202)의 출력으로부터 부분합 지연 회로(211)를 지나 부분합 가산기(210)의 입력에 도달하는데 걸리는 시간을 t=ta1로 한다. 또한, 부분합 가산기(210)내에서의 계산에 걸리는 시간을 t=ts1, 부분합 가산기(210)의 출력에서 요소 회로간의 인터페이스(400)를 지나 다음 단의 요소 회로의 부분합 가산기(210)의 입력에 도착하는데 걸리는 시간을 t=tb1로 한다. 그리고, 도면 중 중앙의 요소 회로 및 우측의 요소 회로에 있어서도 마찬가지로 ta2, ts2, tb2, ta3, ts3를 정의한다. 여기서, 지연 설정치 ta2, ta3 이외의 시간은, 회로 배치로부터 계산하여도 좋지만, 정확을 기하기 위해서는 실제의 회로에 있어서 실험으로 구하는 것이 바람직하다.
이것에 의하여, 2단째의 부분합 지연 회로(211)의 지연 설정치는, 다음의 식 (1)을 만족하도록 설정하면 좋다.
ta1+ts1+tb1=ta2···(1)
또한, 3단째의 부분합 지연 회로(211)의 지연 설정치도 마찬가지이고, 다음의 식 (2)를 만족하도록 설정하면 좋다.
ta2+ts2+tb2=ta3···(2)
이상, 도시한 예에 근거하여 설명하였지만, 본 발명은 상술한 예의 비트 슬라이스형에 한정되는 것이 아니고, 예를 들면, 도면 8에 도시하는 탭 슬라이스형 FIR 필터나, 도 9에 도시하는 탭 슬라이스형 적응 디지털 필터를 구성할 수도 있다.
또한, 본 발명의 FIR 필터용의 상기 요소 회로는, 각각을 LSI 칩으로서 실현하고, 다중 칩 모듈이나 SIP(System In Package) 내에서 접속하는 것으로 대규모의 FIR 필터를 구성하여도 좋고, 혹은 1 칩 1 패키지로서 실현되고, 프린트 기판상에서, 대규모 FIR 필터를 실현하여도 좋다.
더욱이 이러한 요소 회로를 LSI용의 하드 매크로나 소프트 매크로로서 실현하고, LSI상에서 접속하고, SOC(System On a Chip)의 일부로서 대규모 FIR을 실현하여도 좋고, 혹은 이러한 요소 회로를 내장한 FPGA나 CPLD를 준비하여, FPGA나 CPLD의 가변 접속 기능을 이용하여 요소 회로간을 접속하거나 FPGA나 CPLD의 내장 모듈을 병용하여 대규모 FIR 필터를 실현하거나 하여도 좋다.
더욱이 이러한 요소 회로를 하이브리드(hybrid) 집적회로나 회로 모듈, 도터(daughter) 기판, 혹은, 카드 커넥터를 가진 프린트 기판 등으로서 실현되고, 이것들을 마찬가지로 접속하는 것으로, 대규모 FIR 필터를 실현하여도 좋고, 마찬가지로, 이러한 요소 회로를 금속이나 합성 수지의 용기내에서 구성하고, 그것들을 시스템간의 접속용의 커넥터와 케이블로 접속하는 것으로 대규모 FIR을 실현하여도 좋다.
본 발명은, 하이엔드에서 로엔드까지, 모든 종류의 FIR 필터의 실장에 이용 가능하고, 저가의 FIR 필터의 실현을 용이한 것으로 할 수 있다.

Claims (9)

  1. 서로 종속 접속되는 것과 함께 각각 입력 데이터를 지연시켜 출력하는 복수의 입력 지연 회로와, 상기 복수의 입력 지연 회로의 각각의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 곱셈 회로를 구비하고, 상기 복수의 곱셈 회로의 부분 출력데이터를 서로 가산하여 필터 출력데이터로 하는 FIR 필터에 있어서,
    각각 상기 종속 접속된 복수의 입력 지연 회로를 그 종속 접속 방향에 따라 복수로 분할하여 이루어지는 하나 또는 복수의 입력 지연 회로 및 상기 하나 또는 복수의 입력 지연 회로에 접속된 하나 또는 복수의 곱셈 회로를 가지고, 상기 하나 또는 복수의 곱셈 회로의 부분 출력 데이터로부터 부분합 데이터를 구하는 복수의 요소 회로를 구비하고,
    상기 복수의 요소 회로 가운데, 초단의 요소 회로는 상기 부분합 데이터를 그대로 출력하고, 둘째 단 이후의 요소 회로는 그 요소 회로내에서 구한 상기 부분합 데이터를 지연시킨 것을 전단의 요소 회로의 출력하는 부분합 데이터에 가산하여 구한 부분합 데이터를 출력하고, 최종단의 요소 회로는 출력하는 부분합 데이터를 필터 출력데이터로 하는 것을 특징으로 하는 FIR 필터.
  2. 제 1 항에 있어서,
    필터 입력 데이터가 입력되는 1 또는 서로 종속 접속된 복수의 상기 입력 지 연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와, 상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기를 가지는 1개의 초단 요소 회로와,
    상기 초단 요소 회로 또는 전단의 해당 중간단 요소 회로의 최종단의 입력 지연 회로의 출력 데이터가 입력되는 1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와, 상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기와, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와, 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 상기 초단 요소 회로 또는 전단의 해당 중간단 요소 회로의 부분합 데이터와 가산하여 부분합 데이터로 하는 부분합 가산기를 가지는 1 또는 복수의 중간단 요소 회로와,
    전단의 상기 중간단 요소 회로의 최종단의 입력 지연 회로의 출력 데이터가 입력되는 1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와, 상기 1 또는 복수의 입력 지연 회로의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 상기 곱셈 회로와, 상기 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기와, 상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와, 상기 부분합 지연 회로가 지연시킨 부분합 데이터를 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 필터 출력데이터로 하는 부분합 가산기를 가지는 1개의 종단 요소 회로를 구비하는 것을 특징으로 하는 FIR 필터.
  3. 제 2 항에 있어서,
    원래의 필터 입력 데이터로부터 분할된 복수의 분할 입력 데이터에 각각 대응하는 복수의 요소 회로조이고, 각 요소 회로조가 상기 초단 요소 회로와 상기 중간단 요소 회로와 상기 종단 요소 회로로 이루어지고, 그러한 요소 회로조의 서로 대응하는 단의 요소 회로의 상기 곱셈 회로의 상기 계수가 맞추어져 있는 복수의 요소 회로조와,
    상기 복수의 요소 회로조의 상기 종단 요소 회로가 출력하는 필터 출력 데이터로서의 부분 출력 데이터를 소수점 위치를 맞추어 서로 가산하여, 원래의 입력 데이터에 대응하는 비트 길이의 필터 출력데이터를 출력하는 필터 출력 가산기를 갖추는 것을 특징으로 하는 FIR 필터.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 곱셈 회로는 상기 계수를 변경 가능한 것임을 특징으로 하는 FIR 필터.
  5. 서로 종속 접속되는 것과 함께 각각 입력 데이터를 지연시켜 출력하는 복수의 입력 지연 회로와, 상기 복수의 입력 지연 회로의 각각의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 곱셈 회로를 구비하고, 상기 복수의 곱셈 회로의 부분 출력데이터를 서로 가산하여 필터 출력데이터로 하는 FIR 필터에 있어서, 각각 상기 종속 접속된 복수의 입력 지연 회로를 그 종속 접속 방향에 따라 복수로 분할하여 이루어지는 하나 또는 복수의 입력 지연 회로 및 상기 하나 또는 복수의 입력 지연 회로에 접속된 하나 또는 복수의 곱셈 회로를 가지고, 상기 하나 또는 복수의 곱셈 회로의 부분 출력 데이터로부터 부분합 데이터를 구하는 복수의 요소 회로를 구비하고, 상기 복수의 요소 회로 가운데, 초단의 요소 회로는 상기 부분합 데이터를 그대로 출력하고, 둘째 단 이후의 요소 회로는 그 요소 회로내에서 구한 상기 부분합 데이터를 지연시킨 것을 전단의 요소 회로의 출력하는 부분합 데이터에 가산하여 구한 부분합 데이터를 출력하고, 최종단의 요소 회로는 출력하는 부분합 데이터를 필터 출력데이터로 하는 FIR 필터에 이용되는 FIR 필터용 요소 회로에 있어서,
    1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와,
    상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와,
    상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기를 가지는 것을 특징으로 하는 FIR 필터용 요소 회로.
  6. 서로 종속 접속되는 것과 함께 각각 입력 데이터를 지연시켜 출력하는 복수의 입력 지연 회로와, 상기 복수의 입력 지연 회로의 각각의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 곱셈 회로를 구비하고, 상기 복수의 곱셈 회로의 부분 출력데이터를 서로 가산하여 필터 출력데이터로 하는 FIR 필터에 있어서, 각각 상기 종속 접속된 복수의 입력 지연 회로를 그 종속 접속 방향에 따라 복수로 분할하여 이루어지는 하나 또는 복수의 입력 지연 회로 및 상기 하나 또는 복수의 입력 지연 회로에 접속된 하나 또는 복수의 곱셈 회로를 가지고, 상기 하나 또는 복수의 곱셈 회로의 부분 출력 데이터로부터 부분합 데이터를 구하는 복수의 요소 회로를 구비하고, 상기 복수의 요소 회로 가운데, 초단의 요소 회로는 상기 부분합 데이터를 그대로 출력하고, 둘째 단 이후의 요소 회로는 그 요소 회로내에서 구한 상기 부분합 데이터를 지연시킨 것을 전단의 요소 회로의 출력하는 부분합 데이터에 가산하여 구한 부분합 데이터를 출력하고, 최종단의 요소 회로는 출력하는 부분합 데이터를 필터 출력데이터로 하는 FIR 필터에 이용되는 FIR 필터용 요소 회로에 있어서,
    1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와,
    상기 1 또는 복수의 입력 지연 회로의 입력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 1 또는 복수의 상기 곱셈 회로와,
    상기 1 또는 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기와,
    상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와,
    상기 부분합 지연 회로가 지연시킨 부분합 데이터를 상기 초단 요소 회로 또는 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 부분합 데이터로 하는 부분합 가산기를 가지는 것을 특징으로 하는 FIR 필터용 요소 회로.
  7. 서로 종속 접속되는 것과 함께 각각 입력 데이터를 지연시켜 출력하는 복수의 입력 지연 회로와, 상기 복수의 입력 지연 회로의 각각의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 곱셈 회로를 구비하고, 상기 복수의 곱셈 회로의 부분 출력데이터를 서로 가산하여 필터 출력데이터로 하는 FIR 필터에 있어서, 각각 상기 종속 접속된 복수의 입력 지연 회로를 그 종속 접속 방향에 따라 복수로 분할하여 이루어지는 하나 또는 복수의 입력 지연 회로 및 상기 하나 또는 복수의 입력 지연 회로에 접속된 하나 또는 복수의 곱셈 회로를 가지고, 상기 하나 또는 복수의 곱셈 회로의 부분 출력 데이터로부터 부분합 데이터를 구하는 복수의 요소 회로를 구비하고, 상기 복수의 요소 회로 가운데, 초단의 요소 회로는 상기 부분합 데이터를 그대로 출력하고, 둘째 단 이후의 요소 회로는 그 요소 회로내에서 구한 상기 부분합 데이터를 지연시킨 것을 전단의 요소 회로의 출력하는 부분합 데이터에 가산하여 구한 부분합 데이터를 출력하고, 최종단의 요소 회로는 출력하는 부분합 데이터를 필터 출력데이터로 하는 FIR 필터에 이용되는 FIR 필터용 요소 회로에 있어서,
    1 또는 서로 종속 접속된 복수의 상기 입력 지연 회로와,
    상기 1 또는 복수의 입력 지연 회로의 입력 데이터와 최후단의 입력 지연 회로의 출력 데이터에 각각 계수를 곱셈하여 부분 출력 데이터로 하는 복수의 상기 곱셈 회로와,
    상기 복수의 곱셈 회로의 부분 출력 데이터를 서로 가산하여 부분합 데이터로 하는 부분 출력 가산기와,
    상기 부분 출력 가산기의 부분합 데이터를 지연시키는 부분합 지연 회로와,
    상기 부분합 지연 회로가 지연시킨 부분합 데이터를 전단의 상기 중간단 요소 회로의 부분합 데이터와 가산하여 필터 출력 데이터로 하는 부분합 가산기를 가지는 것을 특징으로 하는 FIR 필터용 요소 회로.
  8. 제 6 항에 있어서,
    상기 FIR 필터용 요소 회로는, 상기 초단 요소 회로와 상기 종단 요소 회로와의 적어도 한쪽에 대용되는 것을 특징으로 하는 FIR 필터용 요소 회로.
  9. 제 5 항 내지 제 8 항의 어느 한 항에 있어서,
    상기 곱셈 회로는 상기 계수를 변경 가능한 것임을 특징으로 하는 FIR 필터용 요소 회로.
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