JP2005175726A - Ｆｉｒフィルタ - Google Patents

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Abstract

【課題】２ＧＨｚ以上の高速動作が可能でかつ高次、高精度のＦＩＲフィルタを安価に作製可能とすることにある。
【解決手段】初段要素回路２と中間段要素回路１と終段要素回路３とを必要な数だけ縦続接続すると同時に並列配置して組み合わせるとともに、それらの要素回路の部分和出力データ８と内部の部分和データとを同期させることによって、高速動作可能でかつ高次、高精度のＦＩＲフィルタすなわち大規模なデジタルフィルタを構成する。
【選択図】図１

Description

本発明は、高速動作および柔軟な構成を容易に可能にするＦＩＲフィルタに関するものである。
フィルタは、信号処理において欠かすことにできない回路要素であり、デジタル信号処理においても最頻出する最重要な回路である。デジタルフィルタの構成方法には、ＦＩＲ（Finite Impulse Response）フィルタとＩＩＲ（Infinite Impulse Response）フィルタとの２種類があるが、常に安定した特性が得られるＦＩＲフィルタの方が使いやすい回路である（例えば、特許文献１参照）。
図８は、ＦＩＲフィルタの最も一般的な構成の一つである直接形構成の一例を示す。図中、符号１００は入力遅延回路としての遅延回路を示し、この遅延回路１００は単に入力データを１クロックサイクル分遅延させて次段に渡すものである。符号１０１は乗算回路としての乗算器、１０２は加算器を示す。この構成では遅延回路１００の前後のデータ取り出し回路を「タップ」、そのデータ取り出し回路に接続された乗算器１０１の並んでいる数を「タップ数」と呼び、したがって図８は７タップ構成のＦＩＲフィルタの例である。符号１０３は入力信号（フィルタ入力データ）、１０４は遅延回路１００から出力されて順次後続のタップおよび遅延回路１００へ渡される入力データ、１０５は出力信号（フィルタ出力データ）をそれぞれ示す。
図９は、図８に示すＦＩＲフィルタの一般的な構成において乗算器の係数を可変にしてフィルタ特性を任意に設定可能とした、適応デジタルフィルタの回路例であり、符号１０６は乗算係数可変型の乗算器、１０７はその係数を記憶する記憶回路をそれぞれ示す。
図１０は、ビットスライス構成を採用してデータのビット幅を可変にしたＦＩＲフィルタの回路例である。この例では入力信号を上位ビット群１０８と下位ビット群１０９との２つのビット群に分割するとともに、複数の遅延回路１００とそれらに対応する乗算器１０１および加算器１０２とを図では上下の２組に分けており、例えば、各組が１２ビットずつ処理可能であれば、両方で２４ビットの処理が可能となる。符号１１０は上位ビット群の部分出力データ、１１１は下位ビット群の部分出力データであり、この２つからフィルタ出力加算器としての後処理回路１１２が元の入力信号のビット長に等しいビット長の出力信号（フィルタ出力データ）１０５を生成する。
このようなＦＩＲフィルタにおいては、システムにとって望ましい急峻なフィルタ特性を実現しようとする場合、次数を高くした規模の大きな回路を用意する必要があり（例えば、非特許文献１参照）、実際にはＬＳＩのチップ面積やＦＰＧＡのゲート数の制限によって、十分な規模のフィルタを用意することは一般に困難である。そして、特にビット数の多い高精度の信号処理が必要な場合は、必要なゲート数や実装面積はビット数の２乗で増大すると考えられるため、上記の困難性が増すことになる。
また、デジタル信号処理では、処理対象の信号をデジタル信号に変換（サンプリング）してから処理を行うが、その際には対象信号の持つ周波数帯域の上限に対して１桁以上高い周波数でサンプリングし、かつ、後続のデジタル信号処理回路も同様のスループットで動作する必要がある。つまり、周波数帯域の上限が１０ＭＨｚである信号の処理には１００ＭＨｚ以上の周波数でのサンプリングが必要となるとともに１００ＭＨｚ以上の周波数で動作するデジタル信号処理回路が必要となり、１００ＭＨｚまでの信号を処理するには１ＧＨｚ以上の周波数で動作するデジタル信号処理回路が必要となる。このように、デジタル信号処理回路には高い動作周波数が要求される。
しかしながら現在、特別に設計された一部のＣＰＵ等を除くと、一般的に利用可能なＣＭＯＳプロセスによるＬＳＩ技術で実現可能なデジタル回路の動作周波数は、およそ２ＧＨｚ以下であり、特に規模の大きなデジタルフィルタを構成しようとした場合には、動作周波数はさらに下がり、１ＧＨｚ以上で動作するＬＳＩを安価に開発することは実際上不可能である。
特開昭５９−１０３４１８号公報 辻井重男監修 「ディジタル信号処理の基礎」第４章４．２ コロナ社 １９８８年
それゆえ本発明は、２ＧＨｚ以上の高速動作が可能でかつ高次、高精度のＦＩＲフィルタ、つまり、大規模なデジタルフィルタを安価に作製できるようにすることを目的としている。
上記課題を有利に解決した本発明は、高速動作が可能なＦＩＲフィルタ用の複数種類の要素回路を同期動作するように組み合わせることによって、高速動作可能でかつ高次、高精度のＦＩＲフィルタ、ひいては大規模なデジタルフィルタを構成することを特徴とするものであり、その複数種類の要素回路は、１種類の要素回路で代用することができるものである。
すなわち、本発明のＦＩＲフィルタは、互いに縦続接続されるとともに各々入力データを遅延させて出力する複数の入力遅延回路と、前記複数の入力遅延回路のそれぞれの入力データと最後段の入力遅延回路の出力データとにそれぞれ係数を乗算して部分出力データとする複数の乗算回路とを具え、前記複数の乗算回路の部分出力データを互いに加算してフィルタ出力データとするＦＩＲフィルタにおいて、それぞれ前記縦続接続された複数の入力遅延回路をその縦続接続方向に沿って複数に分割してなる一または複数の入力遅延回路および前記一または複数の入力遅延回路に接続された一または複数の乗算回路を有して、前記一または複数の乗算回路の部分出力データから部分和データを求める複数の要素回路を具え、前記複数の要素回路のうち、初段の要素回路は前記部分和データをそのまま出力し、二段目以降の要素回路はその要素回路内で求めた前記部分和データを遅延させたものを前段の要素回路の出力する部分和データに加算して求めた部分和データを出力し、最終段の要素回路は出力する部分和データをフィルタ出力データとすることを特徴とするものである。
また、本発明のＦＩＲフィルタ用要素回路は、１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、を有することまたはこれらに加えてさらに、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前記初段要素回路または前段の前記中間段要素回路の部分和データと加算して部分和データとする部分和加算器と、を有すること、もしくは、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前段の前記中間段要素回路の部分和データと加算してフィルタ出力データとする部分和加算器と、を有することを特徴としている。
本発明のＦＩＲフィルタによれば、ＦＩＲフィルタの互いに縦続接続された多数の入力遅延回路を途中のタップの位置で複数に分割（スライス）して構成した、それぞれ一または複数の入力遅延回路および前記一または複数の入力遅延回路に接続された一または複数の乗算回路を有して前記乗算回路の部分出力データから部分和データを求める複数の要素回路を具え、それら複数の要素回路のうち、初段の要素回路については前記部分和データをそのまま出力し、二段目以降の要素回路についてはその要素回路内で求めた前記部分和データを遅延させたものを前段の要素回路の出力する部分和データに加算して求めた部分和データを出力し、特に二段目以降のうち最終段の要素回路については出力する部分和データをフィルタ出力データとするようにして、前記複数の要素回路の部分和データ同士を同期させて加算するので、任意の次数、精度（ビット数）を持ちかつ２ＧＨｚ以上の高速で動作し得るタップスライス型のＦＩＲフィルタを実現することができる。
なお、本発明のＦＩＲフィルタにおいては、フィルタ入力データを入力される１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、を有する１つの初段要素回路と、前記初段要素回路または前段の当該中間段要素回路の最終段の入力遅延回路の出力データを入力される１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前記初段要素回路または前段の当該中間段要素回路の部分和データと加算して部分和データとする部分和加算器と、を有する１または複数の中間段要素回路と、前段の前記中間段要素回路の最終段の入力遅延回路の出力データを入力される１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データと最後段の入力遅延回路の出力データとにそれぞれ係数を乗算して部分出力データとする複数の前記乗算回路と、前記複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前段の前記中間段要素回路の部分和データと加算してフィルタ出力データとする部分和加算器と、を有する１つの終段要素回路と、を具えていてもよく、このようにすれば、中間段要素回路と終段要素回路とに組み込んだ部分和遅延回路で、初段要素回路から最終段要素回路まで要素回路の部分和出力データと要素回路内部の部分和データとを同期させて加算し得るので、任意の次数、精度（ビット数）を持ちかつ２ＧＨｚ以上の高速で動作し得るタップスライス型のＦＩＲフィルタを実現することができ、しかも、初段要素回路と中間段要素回路と終段要素回路との３種類に纏めた要素回路の量産効果によって、ハイエンドのデジタルフィルタのコストを容易に削減することができる。
また、本発明のＦＩＲフィルタにおいては、元のフィルタ入力データから分割された複数の分割入力データにそれぞれ対応する複数の要素回路組であって、各要素回路組が前記初段要素回路と前記中間段要素回路と前記終段要素回路とからなり、それらの要素回路組の互いに対応する段の要素回路の前記乗算回路の前記係数が揃えられている複数の要素回路組と、前記複数の要素回路組の前記終段要素回路が出力するフィルタ出力データとしての部分出力データを小数点位置をそろえて互いに加算して元の入力データに対応するビット長のフィルタ出力データを出力するフィルタ出力加算器と、を具えていてもよく、このようにすれば、本発明のＦＩＲフィルタによってビットスライス型のＦＩＲフィルタをも構成し得て、より大規模なデジタルフィルタを構成することができる。
さらに、本発明のＦＩＲフィルタにおいては、前記乗算回路が前記係数を変更可能なものであってもよく、このようにすれば、フィルタ特性を任意に変更し得て、大規模な適応デジタルフィルタを構成することができる。
一方、１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、を有する本発明のＦＩＲフィルタ用要素回路は、先の本発明のＦＩＲフィルタの初段要素回路に用いることができ、これらに加えてさらに、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前記初段要素回路または前段の前記中間段要素回路の部分和データと加算して部分和データとする部分和加算器と、を有する本発明のＦＩＲフィルタ用要素回路は、先の本発明のＦＩＲフィルタの中間段要素回路に用いることができ、そして最初の要素回路に加えてさらに、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前段の前記中間段要素回路の部分和データと加算してフィルタ出力データとする部分和加算器と、を有する本発明のＦＩＲフィルタ用要素回路は、先の本発明のＦＩＲフィルタの終段要素回路に用いることができる。
なお、前記中間段要素回路に用いることができるＦＩＲフィルタ用要素回路は、その一部の構成要素やデータを使用しないことにより、前記初段要素回路と前記終段要素回路との少なくとも一方に代用されてもよく、このようにすれば、要素回路の種類を減らし得て、要素回路の量産効果をさらに高めて、ハイエンドのデジタルフィルタのコストをさらに削減することができる。
また、前記ＦＩＲフィルタ用要素回路においては、前記乗算回路は前記係数を変更可能なものであってもよく、このようにすれば、フィルタ特性を任意に変更し得て、大規模な適応デジタルフィルタを容易に構成することができる。
図１は、本発明ＦＩＲフィルタの一実施例としてのビットスライス型ＦＩＲフィルタの概要を示す説明図である。図中符号１〜４は、１つのＦＩＲフィルタを構成する要素回路を示し、１は中間段要素回路、２は初段要素回路、３は最終段要素回路、４はビットスライス構成におけるフィルタ出力加算器としての後処理回路である。また、符号５〜１２は、要素回路間でやりとりされる信号を示し、５はフィルタ入力データとしての入力信号の上位ビット群、６は入力信号の下位ビット群、７は要素回路１〜３で遅延されつつ要素回路１〜３間を転送される入力データ、８は要素回路１〜３間を転送される部分和データ、９は各要素回路１〜３内の乗算器の係数および部分和遅延回路の遅延程度を設定する乗算係数・部分和遅延設定信号、１０はフィルタ出力データとしての出力信号、１１は上位ビット群の部分出力データ、１２は下位ビット群の部分出力データである。
本実施例では、後処理回路４も含めると４種類の要素回路で１つのＦＩＲフィルタを構成している。入力信号（フィルタ入力データ）は一般に多ビットのデジタル信号として入力されるが、本実施例ではそれを上位と下位との２つのビット群に分けて、それぞれビットスライス処理が可能なようにビットスライス構成を採用している。例えば、入力信号が２４ビット幅であれば、上位ビット群５には上位の１２ビット、下位ビット群６には下位の１２ビットが割り当てられる。本実施例のＦＩＲフィルタは、後処理回路４を除いて３種類の要素回路１〜３から構成されており、これら３種類の要素回路が必要なのは、それぞれの要素回路で入出力データが若干異なっているからである。図示のように、これら３種類の要素回路１〜３を縦続接続したものを組にし、その組をビットスライス分だけ、つまりこの実施例では２組、図では上下に並べて、この２つの要素回路組のそれぞれの出力信号１１，１２をフィルタ出力加算器としての後処理回路４によって処理して最終出力データ１０を得ている。また、要素回路１〜３は内部の乗算器の乗算係数と部分和遅延回路の遅延程度とをそれぞれ可変とされており、それらは設定信号９によって外部から設定可能になっている。なお、２つのビット群をそれぞれ処理する上記２つの要素回路組の乗算器のうち互いに対応するタップ位置の乗算器の乗算係数は互いに揃えて（等しくして）おく。
図２は、図１に示す実施例のビットスライス構成における各要素回路組に用いられる、タップ列方向（遅延回路１００の縦続接続方向）にＦＩＲフィルタを分割するタップスライス構成の具体的な構成例である。この図２の例は、上記初段要素回路２に対応する一段の初段要素回路１１５と、上記中間段要素回路１に対応するここでは一段の中間段要素回路１１６と、上記最終段要素回路３に対応する一段の最終段要素回路１１７とに分割しており、図１とは中間段要素回路の数が異なっているが、中間段要素回路の数は適宜変更することができる。ここにおける初段要素回路１１５と中間段要素回路１１６とは２タップ分、最終段要素回路１１７は３タップ分のデータを処理しており、それぞれ乗算回路としての乗算器１０１でタップからの入力データを乗算して得た部分出力データを部分出力加算器１１８で要素回路内のタップ数分互いに加算して部分和データを計算した後、初段要素回路１１５はその計算して得た値そのものを要素回路の部分和データ１１３として出力する。
中間段要素回路１１６は、部分出力加算器１１８で要素回路内の部分和データを計算した後、その部分和データを部分和遅延回路１２０で適宜遅らせ、その遅らせた部分和データと前段の初段要素回路１１５からの部分和データ１１３（中間段要素回路１１６が複数ある場合は２つ目以降の中間段要素回路１１６では前段の中間段要素回路１１６からの部分和データ１１４）との和を部分和加算器１１９で計算し、その計算結果の値を中間段要素回路１１６の部分和データ１１４として次段に出力する。
最終段要素回路１１７も中間段要素回路１１６と同様であり、部分出力加算器１１８で要素回路内の部分和データを計算した後、その部分和データを部分和遅延回路１２０で適宜遅らせ、その遅らせた部分和データと前段の中間段要素回路１１６からの部分和データ１１４との和を部分和加算器１１９で計算し、その計算結果の値を出力信号１０５として出力する。
次に、上記実施例のＦＩＲフィルタに用い得て図９に示す如き適応デジタルフィルタを構成し得る要素回路を説明する。図３は、本発明のＦＩＲフィルタ用要素回路の一実施例としての、上記初段要素回路２および初段要素回路１１５に対応する初段要素回路を示すものであり、この実施例では、４タップ分の遅延回路と乗算器とが要素回路に実装されている。符号２００は遅延回路、２０１は乗算器、２０２は部分出力加算器としての加算器である。また符合２０３は要素回路への入力信号、２０４は遅延回路２００の出力データである次段の入力データ、２０５は当該要素回路の部分和出力データ、２０６は次段の要素回路への遅延出力データである。そして符号２０７は乗算係数・部分和遅延設定信号、２０８は乗算器２０１の乗算係数記憶回路である。
図４は、本発明のＦＩＲフィルタ用要素回路の一実施例としての、上記中間段要素回路１および中間段要素回路１１６に対応する中間段要素回路を示すものであり、この実施例では、４タップ分の遅延回路と乗算器とが要素回路として実装されている。符号２００から２０８までは図３と同様である。符号２０９は前段の要素回路の部分和出力データ２０５である部分和入力データを示す。加算器２０２で算出した当該要素回路内の部分和データは、部分和遅延回路２１１で適宜遅延させ、部分和加算器２１０で部分和入力データ２０９と加算されて、当該要素回路の部分和出力データ２０５として出力される。部分和遅延回路２１１の遅延時間（遅延程度）は部分和遅延設定記憶回路２１２の設定値で変化させることができる。また、部分和遅延設定記憶回路２１２の値は乗算係数・部分和遅延設定信号２０７で設定可能である。
図５は、本発明のＦＩＲフィルタ用要素回路の一実施例としての、上記最終段要素回路３および最終段要素回路１１７に対応する最終段要素回路を示すものであり、この実施例では、４タップ分の遅延回路と乗算器とが要素回路として実装されている。この図中の構成は概ね図４の中間段要素回路と同様であり、違いは、ここでは遅延回路２００が１つ少なくて、次段への遅延出力データ２０６がない点のみである。
図６は、本発明のＦＩＲフィルタ用要素回路の一実施例としての、上記後処理回路４に対応する後処理回路を示すものであり、この実施例では、上位ビット群と下位ビット群の２つに入力データを分割してビットスライス処理を行う場合を示す。符号３００が上位ビット群に対する部分出力データ、３０１が下位ビット群に対する部分出力データである。これら部分出力データ３００，３０１は部分データ加算器３０２により、小数点の位置を合わせて加算されてフィルタ出力データ３０３となり、ＦＩＲフィルタの最終的な出力信号となる。
これら実施例の初段要素回路、中間段要素回路および最終段要素回路によれば、中間段要素回路と終段要素回路とに組み込んだ部分和遅延回路２１１で、要素回路の部分和出力データと要素回路内部の部分和データとを同期させて加算し得るので、任意の次数、精度（ビット数）を持ちかつ２ＧＨｚ以上の高速で動作し得るタップスライス型のＦＩＲフィルタを実現することができ、しかも、初段要素回路と中間段要素回路と終段要素回路との３種類に纏めた要素回路の量産効果によって、ハイエンドのデジタルフィルタのコストを容易に削減することができ、さらに乗算器２０１の乗算係数記憶回路２０８が記憶する乗算係数の値は乗算係数・部分和遅延設定信号２０７で設定・変更可能であるので、フィルタ特性を任意に変更し得て、大規模な適応デジタルフィルタを構成することができる。またこの実施例の初段要素回路、中間段要素回路、最終段要素回路および後処理回路によれば、よりビット幅の大きいデータに対して上記と同様の作用効果を奏し得るビットスライス型のＦＩＲフィルタを実現することができる。
上述の説明では４種類の要素回路によってＦＩＲフィルタを構成したが、本発明に基づけば、より少ない種類の要素回路によってＦＩＲフィルタを構成することも可能である。先ず、図５の最終段要素回路は、明らかに図４の中間段要素回路で代用可能である。つまり、図４の要素回路遅延出力データ２０６を用いないかどこにも接続しないことで、図５の最終段要素回路と同等の機能が達成できる。次に、図３の初段用要素回路も、図４の中間段要素回路で代用可能であり、図４の要素回路部分和入力データ２０９の値を０に固定しかつ部分和遅延回路２１１の遅延を０に設定することで、図３の初段用要素回路と同等の機能が実現できる。
さらに、図６の後処理回路も、図４の中間段用要素回路で代用可能である。つまり、乗算器２０１の乗算係数のうち左端の係数の値を１、それ以外の係数の値を０に設定し、かつ、部分和遅延回路２１１の遅延を０に設定する。この状態で、入力データ２０３として上位ビット群の部分データ３００を、また要素回路部分和入力データ２０９として下位ビット群の部分データ３０１を小数点の位置を合わせながら入力すれば、要素回路部分和出力データ２０５には完全出力データ３０３と同等の出力データを得ることができる。この場合に、図５の最終段用要素回路同様、要素回路遅延出力データ２０６は使用しない。
このように本発明によれば、中間段要素回路だけを用いて、さまざまなビット幅のデータに対する任意の特性を持つ、タップ数の多い大規模なＦＩＲフィルタを構成することができる。
図７は、部分和遅延回路の遅延設定値の算出方法の一例を示すものであり、この例では、中間段要素回路が３つ縦続接続されている場合を示す。図３〜図５に示す構成要素と対応する構成要素はそれと同じ記号で示している。先ず、初段である図中左側の要素回路で、部分和遅延回路２１１の部分和遅延設定記憶回路２１２の遅延設定値を０に設定し、加算器２０２の出力から部分和遅延回路２１１を通って部分和加算器２１０の入力に到達するのにかかる時間をｔ＝ta1とする。また、部分和加算器２１０内での計算にかかる時間をｔ＝ｔs1、部分和加算器２１０の出力から要素回路間のインターフェース４００を通って次段の要素回路の部分和加算器２１０の入力に到着するのにかかる時間をｔ＝ｔb1とする。そして、図中中央の要素回路および右側の要素回路においても同様に、ta2、ts2、tb2、ta3、ts3を定義する。ここで、遅延設定値ta2，ta3以外の時間は、回路配置から計算してもよいが、正確を期すためには実際の回路において実験で求めるのが望ましい。
これにより、２段目の部分和遅延回路２１１の遅延設定値は、次の式（１）を満たすように設定すればよい。
（数１）
ta1＋ｔs1＋ｔb1＝ta2 ・・・（１）
また、３段目の部分和遅延回路２１１の遅延設定値も同様であり、次の式（２）を満たすように設定すればよい。
（数２）
ta2＋ｔs2＋ｔb2＝ta3 ・・・（２）
以上、図示例に基づき説明したが、本発明は上述の例のビットスライス型に限定されるものでなく、例えば、図８に示すタップスライス型ＦＩＲフィルタや、図９に示すタップスライス型適応デジタルフィルタを構成することもできる。
また、本発明のＦＩＲフィルタ用の上記要素回路は、それぞれをＬＳＩチップとして実現し、マルチチップモジュールやＳＩＰ（System In Package）内で接続することで大規模なＦＩＲフィルタを構成してもよく、あるいは１チップ１パッケージとして実現し、プリント基板上で大規模ＦＩＲフィルタを実現してもよい。
さらに、これらの要素回路をＬＳＩ用のハードマクロやソフトマクロとして実現して、ＬＳＩ上で接続し、ＳＯＣ（System On a Chip）の一部として大規模ＦＩＲを実現してもよく、あるいはこれらの要素回路を内蔵したＦＰＧＡやＣＰＬＤを用意して、ＦＰＧＡやＣＰＬＤの可変接続機能を用いて要素回路間を接続したり、ＦＰＧＡやＣＰＬＤの内蔵モジュールを併用して大規模ＦＩＲフィルタを実現したりしてもよい。
さらに、これらの要素回路をハイブリッド集積回路や回路モジュール、ドータ基板、もしくは、カードコネクタを持ったプリント基板等として実現し、これらを同様に接続することで大規模ＦＩＲフィルタを実現してもよく、同様に、これらの要素回路を金属や合成樹脂の容器内で構成し、それらをシステム間接続用のコネクタとケーブルで接続することで大規模ＦＩＲを実現してもよい。
本発明は、ハイエンドからローエンドまで、あらゆる種類のＦＩＲフィルタの実装に利用可能であり、安価なＦＩＲフィルタの実現を容易なものとすることができる。
本発明のＦＩＲフィルタの一実施例としてのビットスライス型ＦＩＲフィルタを示す説明図である。 上記実施例のＦＩＲフィルタの各要素回路組に用いられるタップスライス構成の説明図である。 上記実施例のＦＩＲフィルタに用い得る、本発明のＦＩＲフィルタ用要素回路の一実施例としての初段要素回路を示す説明図である。 上記実施例のＦＩＲフィルタに用い得る、本発明のＦＩＲフィルタ用要素回路の一実施例としての中間段要素回路を示す説明図である。 上記実施例のＦＩＲフィルタに用い得る、本発明のＦＩＲフィルタ用要素回路の一実施例としての最終段要素回路を示す説明図である。 上記実施例のＦＩＲフィルタに用い得る、本発明のＦＩＲフィルタ用要素回路の一実施例としての後処理回路を示す説明図である。 本発明に基づく部分和遅延回路の遅延設定値の設定方法を示す説明図である。 ＦＩＲフィルタの原理図である。 適応デジタルフィルタ型のＦＩＲフィルタの説明図である。 ビットスライス構成のＦＩＲフィルタの説明図である。
符号の説明
１ 中間段要素回路
２ 初段要素回路
３ 最終段要素回路
４ 後処理回路
５ 入力信号上位ビット群
６ 入力信号下位ビット群
７ 入力データ
８ 部分和データ
９ 乗算係数・部分和遅延設定信号
１０ 出力信号
１１ 上位ビット群部分出力データ
１２ 下位ビット群部分出力データ
１００ 遅延要素
１０１ 乗算器
１０２ 加算器
１０３ 入力信号
１０４ 入力データ
１０５ 出力信号
１０６ 乗算係数可変型乗算器
１０７ 乗算係数記憶回路
１０８ 入力信号の上位ビット群
１０９ 入力信号の下位ビット群
１１０ 上位ビット群部分出力データ
１１１ 下位ビット群部分出力データ
１１２ 後処理回路
１１３ 初段要素回路部分和データ
１１４ 中間段要素回路部分和データ
１１５ 初段要素回路
１１６ 中間段要素回路
１１７ 最終段要素回路
１１８ 部分出力加算器
１１９ 部分和加算器
１２０ 部分和遅延回路
２００ 遅延回路
２０１ 乗算器
２０２ 部分出力加算器
２０３ 入力信号
２０４ 入力データ
２０５ 部分和出力データ
２０６ 遅延出力データ
２０７ 乗算係数・部分和遅延設定信号
２０８ 乗算係数記憶回路
２０９ 部分和入力データ
２１０ 部分和加算器
２１１ 部分和遅延回路
２１２ 部分和遅延設定記憶回路
３００ 上位ビット群部分出力データ
３０１ 下位ビット群部分出力データ
３０２ 部分データ加算器
３０３ フィルタ出力データ
４００ 要素回路間インターフェース

Claims (9)

  1. 互いに縦続接続されるとともに各々入力データを遅延させて出力する複数の入力遅延回路と、前記複数の入力遅延回路のそれぞれの入力データと最後段の入力遅延回路の出力データとにそれぞれ係数を乗算して部分出力データとする複数の乗算回路とを具え、前記複数の乗算回路の部分出力データを互いに加算してフィルタ出力データとするＦＩＲフィルタにおいて、
    それぞれ前記縦続接続された複数の入力遅延回路をその縦続接続方向に沿って複数に分割してなる一または複数の入力遅延回路および前記一または複数の入力遅延回路に接続された一または複数の乗算回路を有して、前記一または複数の乗算回路の部分出力データから部分和データを求める複数の要素回路を具え、
    前記複数の要素回路のうち、初段の要素回路は前記部分和データをそのまま出力し、二段目以降の要素回路はその要素回路内で求めた前記部分和データを遅延させたものを前段の要素回路の出力する部分和データに加算して求めた部分和データを出力し、最終段の要素回路は出力する部分和データをフィルタ出力データとすることを特徴とする、ＦＩＲフィルタ。
  2. フィルタ入力データを入力される１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、を有する１つの初段要素回路と、
    前記初段要素回路または前段の当該中間段要素回路の最終段の入力遅延回路の出力データを入力される１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前記初段要素回路または前段の当該中間段要素回路の部分和データと加算して部分和データとする部分和加算器と、を有する１または複数の中間段要素回路と、
    前段の前記中間段要素回路の最終段の入力遅延回路の出力データを入力される１または互いに縦続接続された複数の前記入力遅延回路と、前記１または複数の入力遅延回路の入力データと最後段の入力遅延回路の出力データとにそれぞれ係数を乗算して部分出力データとする複数の前記乗算回路と、前記複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、前記部分和遅延回路が遅延させた部分和データを前段の前記中間段要素回路の部分和データと加算してフィルタ出力データとする部分和加算器と、を有する１つの終段要素回路と、
    を具えることを特徴とする、請求項１記載のＦＩＲフィルタ。
  3. 元のフィルタ入力データから分割された複数の分割入力データにそれぞれ対応する複数の要素回路組であって、各要素回路組が前記初段要素回路と前記中間段要素回路と前記終段要素回路とからなり、それらの要素回路組の互いに対応する段の要素回路の前記乗算回路の前記係数が揃えられている複数の要素回路組と、
    前記複数の要素回路組の前記終段要素回路が出力するフィルタ出力データとしての部分出力データを小数点位置をそろえて互いに加算して元の入力データに対応するビット長のフィルタ出力データを出力するフィルタ出力加算器と、
    を具えることを特徴とする、請求項２記載のＦＩＲフィルタ。
  4. 前記乗算回路は前記係数を変更可能なものであることを特徴とする、請求項２または３記載のＦＩＲフィルタ。
  5. １または互いに縦続接続された複数の前記入力遅延回路と、
    前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、
    前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、
    を有することを特徴とする、請求項１から４までの何れか記載のＦＩＲフィルタ用要素回路。
  6. １または互いに縦続接続された複数の前記入力遅延回路と、
    前記１または複数の入力遅延回路の入力データにそれぞれ係数を乗算して部分出力データとする１または複数の前記乗算回路と、
    前記１または複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、
    前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、
    前記部分和遅延回路が遅延させた部分和データを前記初段要素回路または前段の前記中間段要素回路の部分和データと加算して部分和データとする部分和加算器と、
    を有することを特徴とする、請求項１から４までの何れか記載のＦＩＲフィルタ用要素回路。
  7. １または互いに縦続接続された複数の前記入力遅延回路と、
    前記１または複数の入力遅延回路の入力データと最後段の入力遅延回路の出力データとにそれぞれ係数を乗算して部分出力データとする複数の前記乗算回路と、
    前記複数の乗算回路の部分出力データを互いに加算して部分和データとする部分出力加算器と、
    前記部分出力加算器の部分和データを遅延させる部分和遅延回路と、
    前記部分和遅延回路が遅延させた部分和データを前段の前記中間段要素回路の部分和データと加算してフィルタ出力データとする部分和加算器と、
    を有することを特徴とする、請求項１から４までの何れか記載のＦＩＲフィルタ用要素回路。
  8. 前記ＦＩＲフィルタ用要素回路は、前記初段要素回路と前記終段要素回路との少なくとも一方に代用されることを特徴とする、請求項６記載のＦＩＲフィルタ用要素回路。
  9. 前記乗算回路は前記係数を変更可能なものであることを特徴とする、請求項５から８までの何れか記載のＦＩＲフィルタ用要素回路。
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