JPH10503311A - ガロアフィールド多項式乗算／除算回路およびそれを組込むディジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】 乗算／除算回路（２０）はＡＬＵ（３０）の排他的ＯＲ機能（３２）を用いる。アキュムレータ（４６，６０，２２）、およびシフトされた信号をＡＬＵ（３０）に再び戻すシフトレジスタ（２６，３４）を通る排他的ＯＲ機能（３２）の結果により、乗算または除算機能を行なうようにすることができる。テレコミュニケーションの目的に用いられるときには、乗算／除算回路（２０）はコンボルーションエンコーディングおよびサイクリックリダンダンシチェックなどの機能を行なうことができる。

Description

【発明の詳細な説明】 ガロアフィールド多項式乗算／除算回路および それを組込むディジタル信号プロセッサ技術分野 この発明は、ガロアフィールド多項式乗算／除算回路であって、第１の複数の ２進信号を第２の複数の２進信号によって乗算または除算することができるもの に関する。この発明はさらに、このような回路を含むディジタル信号プロセッサ に関する。発明の背景 ガロアフィールド多項式乗算／除算回路は技術分野においてよく知られている 。このような回路においては、第１の複数の２進信号を第２の複数の２進信号に よって乗算または除算することが所望される。ガロアフィールド乗算／除算回路 は通信におけるＣＲＣ（サイクリックリダンダンシチェック）ビット信号および コンボルーションエンコーディング信号を計算するための用途などに用いられる 。 典型的な先行技術のガロアフィールド乗算／除算回路においては、動作を行な うためにシフトレジスタが用いられる。典型的な先行技術のガロアフィールド乗 算回路においては、動作を行なうために、加算器および乗算器を備えた複数のシ フトレジスタが用いられる。先行技術のガロアフィールド乗算回路においては、 第１の複数の２進信号の各ビットがシフトレジスタへシフトされ、複数の第２の ２進信号によって乗算され、加算されるというように続く。したがって、乗算動 作を行なうために少なくともＮ＋１個の数のクロックサイクルが必要であるとい う点で、動作は性質的に「連続的」である。ただしここでＮは第１の複数の２進 信号のビット数である。 同様に、典型的な先行技術のガロアフィールド除算回路においては、動作を行 なうためにシフトレジスタと加算器と乗算器とが用いられる。動作を行なうため に必要なシフトまたはサイクルの数は、多項式のデータに１を足したものの数に 等しい。ここでもまた、先行技術のガロアフィールド乗算回路と同じように、先 行技術のガロアフィールド除算回路は性質的に「連続的」である。 先行技術の除算回路の一例についてはたとえば米国特許第５，３４１，３２２ 号を、さらに先行技術の乗算／除算回路の一例については米国特許第５，２７０ ，９６２号を参照されたい。発明の概要 この発明において、乗算／除算回路は第１の複数の２進信号と第２の複数の２ 進信号とを受取り、制御信号に応答して、その乗算または除算を行なう。乗算／ 除算回路は、第１および第２の複数の２進信号を受取り、かつそれらに応答して 第３の複数の２進信号を発生するための手段を有する。第３の複数の２進信号は 前記第１および第２の複数の２進信号の排他的ＯＲであり、かつ最上位ビット（ ＭＳＢ）を有する。第１のマルチプレクサ手段は第３の複数の２進信号と第２の 複数の２進信号とを受取り、第１のマルチプレクス信号に応答して第４の複数の ２進信号を発生する。第４の複数の２進信号もまたＭＳＢを有する。第１のアキ ュムレータ手段は第４の複数の２進信号を受取り、かつそれらをストアする。第 １のシフト手段は第１のアキュムレータ手段にストアされた第４の複数の２進信 号を受取り、第２の複数の２進信号を発生し、さらに第２の複数の２進信号を受 取手段に与える。第２の複数の２進信号は、第４の複数の２進信号を２で乗算し たものを表わす１つの２進桁信号だけシフトされた第４の複数の２進信号である 。第１のインバータ手段は第３の複数の２進信号のＭＳＢを受取り、第１のビッ ト信号を発生する。第２のマルチプレクサ手段は、第１のビット信号と第４の複 数の２進信号のＭＳＢと制御信号とを受取り、制御信号に応答して第２のビット 信号を発生する。第２のアキュムレータ手段は複数のビット信号をストアし、か つ最下位ビット（ＬＳＢ）とＭＳＢとを有する。第２のアキュムレータ手段はＬ ＳＢとしての第２のビット信号を受取り、ストアされた第２のビット信号をＭＳ Ｂ位置に１桁分シフトする。第２のインバータ手段は第２のアキュムレータ手段 にストアされたＭＳＢを受取り、それに応答して第４のビット信号を発生する。 第３のマルチプレクサ手段は第４のビット信号と第３の複数の２進信号のＭＳＢ と制御信号とを受取り、制御信号に応答して第５のビット信号を発生する。第５ のビット信号は、第１のマルチプレクス信号として第１のマルチプレクサ手段に 与えられる。乗算を行なうよう制御信号が乗算／除算回路を制御する場合、乗算 動作の結果は第１のアキュムレータ手段にストアされる。除算を行なうよう制御 信号が乗算／除算回路を制御する場合、除算動作の結果は第１および第２のアキ ュムレータ手段にストアされる。 この発明はまた、乗算のみを行なうことのできる前述の乗算／除算回路および 除算のみを行なうことのできる前述の乗算／除算回路に関する。さらにこの発明 は、前述の乗算／除算回路を組込むディジタル信号プロセッサに関する。図面の簡単な説明 図１は、メモリと相互作用するこの発明のディジタル信号プロセッサ（ＤＳＰ ）の概略的なブロックレベル図である。 図２は、この発明の乗算／除算回路の概略的なブロックレベル図である。 図３は、この発明の除算回路の概略的なブロックレベル図である。 図４は、この発明の乗算回路の概略的なブロックレベル図である。図面の詳細な説明 図１を参照して、この発明のディジタル信号プロセッサ（ＤＳＰ）１０のブロ ックレベル図が示される。この発明のＤＳＰ１０はアドレスバス１４およびデー タバス１６を通してメモリモジュール１２と相互作用する。技術分野においては 周知であるように、アドレス信号はアドレスバス１４に沿ってメモリ１２のアド レス部分に与えられてそこからデータ信号を取出してそれらをデータバス１６に 与えさらにＤＳＰ１０の中に与えるか、またはＤＳＰ１０からのデータバス１６ 上のデータ信号を、アドレスバス１４によって選択されたアドレスの中に書込む 。 この発明のＤＳＰ１０は通信動作に特に適する。技術分野において周知である ように、特に通信においては、コンボルーションエンコーディング信号およびサ イクリックリダンダンシチェック（ＣＲＣ）信号を計算する必要はない。 図２を参照して、概略的なブロックレベル図には、この発明の乗算／除算回路 ２０を組込むこの発明のＤＳＰ１０の一部分が示されている。技術分野において は周知であるように、ＤＳＰ１０は命令デコーダ（図示せず）およびメモリアド レスレジスタ（図示せず）などといった他の機能回路を有し得る。この発明の乗 算／除算回路２０にはＤＳＰ１０の一部分しか含まれていない。 先に述べたように、ＤＳＰ１０はアドレスバス１４に与えられたアドレス場所 のメモリ１２から、データバス１６を介してデータ信号を受取る。データ信号を ＤＳＰ１０に与えるデータバス１６はＭビットのバス幅を有する。ＤＳＰ１０は 第１のアキュムレータ２２を含む。第１のアキュムレータ２２はＮビットをスト アすることができる。データバス１６からのＭビットおよび第１のアキュムレー タ２２からのＮビットは第１のマルチプレクサ２４に与えられる。Ｍビットまた はＮビットのいずれかを含む第１のマルチプレクサ２４の出力は第１のシフタ２ ６に与えられる。好ましい実施例において、データバス１６からのＭビットは１ ６に等しい。第１のアキュムレータ２２からのＮビットは４０に等しい。第１の シフタ２６はさらに４０ビットをストアすることができる。したがって、データ バス１６に沿ってメモリ１２からデータが与えられる場合、第１のシフタ２６を 完全に満たすためには３つのメモリフェッチ動作が必要である。第１のアキュム レータ２２からデータが与えられる場合は、第１のシフタ２６は、第１のアキュ ムレータ２２からのデータすべてを単一ロードサイクルにおいて保持することが できる。乗算／除算回路２０は第１のシフタ２６からデータ信号を受取る。した がって、第１のシフタ２６は始めは、乗算／除算回路２０による動作に必要な第 １の複数の２進信号および第２の複数の２進信号の両方をストアすることができ る。 好ましい実施例における乗算／除算回路２０は演算論理ユニット（ＡＬＵ）３ ０を含む。しかしながら、見られるように、乗算／除算回路２０の動作には、Ａ ＬＵ３０の機能的能力のうち一部分しか用いられない。乗算／除算回路２０がＤ ＳＰ１０に用いられるため、ＡＬＵもまた用いられる。しかしながら、見られる ように乗算／除算回路２０はＤＳＰに用いられる必要がないため、乗算／除算回 路２０の動作に用いられる、ＡＬＵ３０の機能のみを設ける必要がある。この機 能は排他的ＯＲ回路３２を含む。排他的ＯＲ回路３２は第１のシフタ２６からの 第１の複数の２進信号２７および（その機能および動作を後により詳細に説明す ることとなる）第２のシフタ３４からの第２の複数の２進信号を受取る。排他的 ＯＲ回路３２の出力は第３の複数の２進信号３６である。第３の複数の２進信号 ３６は、第１の複数の２進信号２７および第２の複数の２進信号３３の、対応す る位置にある２進信号の排他的ＯＲ結果である。もし第１のシフタ２６からの第 １の複数の２進信号２７が下記のビットストリームを含み、 ａｂｃｄｅ かつ第２のシフタ３４からの第２の複数の２進信号３３が下記のビットストリ ームを含むならば、 ｔｕｖｗｘ 第３の複数の２進信号３６である、排他的ＯＲ回路３２の出力は下記のものを 含むこととなる。 第３の複数の２進信号３６は単一ビットを含む、最上位ビット（ＭＳＢ）を有 し得る。第２の複数の２進信号３３および第３の複数の２進信号３６は第２のマ ルチプレクサ４０に与えられる。第２のマルチプレクサ４０は第１のマルチプレ クス信号４２に応答して、その出力として第４の複数の２進信号４４を与える。 第４の複数の２進信号４４は第２のアキュムレータ４６に与えられてストアされ る。さらに、第４の複数の２進信号４４もまた最上位ビット（ＭＳＢ）を有する 。 第５の複数の２進信号４８は第２のアキュムレータ４６の出力を含む。第５の 複数の２進信号４８は第２のシフタ３４に与えられる。第２のシフタ３４は第５ の複数の２進信号４８を受取って、それを、１つの２進桁分左に、または第５の 複数の２進信号４８を２で乗算したものを表わす最上位位置にシフトする。第２ のシフタ３４の出力は第２の複数の信号３３であり、これは、先に述べたように 排他的ＯＲ回路３２に与えられる。 第３の複数の２進信号のＭＳＢは第１のインバータ５０によって反転され、こ の第１のインバータ５０はその出力として第１のビット信号５２を発生する。第 ４の複数の２進信号４４のＭＳＢおよび第１のビット信号５２は第３のマルチプ レクサ５４に与えられる。第３のマルチプレクサ５４は乗算／除算制御信号５６ であって、乗算の機能または除算の機能のうちいずれかを行なうよう乗算／除算 回路２０にコマンドするものによって制御される。それに応答して、第３のマル チプレクサ５４の出力は第２のビット信号５８である。第２のビット信号５８は 第３のアキュムレータ６０の最下位ビット（ＬＳＢ）位置に与えられる。ＬＳＢ または最下位ビット位置は一般的には最右ビット位置である。第３のアキュムレ ータ６０はさらに、２進信号のＮビットをストアすることができる。第３のアキ ュムレータ６０のＮビットはＮ，Ｎ−１，Ｎ−２…１を含む。第３のアキュムレ ータ６０はその出力として、Ｎ−１，Ｎ−２…１の位置にストアされた２進信号 をとり、それらの２進信号を、Ｎ，Ｎ−１，Ｎ−２…２の位置において第３のア キュムレータ６０の中にロードして戻す。この、第３のアキュムレータ６０の出 力をそれ自身へロードして戻すことは、第２のビット信号５８をＬＳＢ位置にロ ードして戻す度に、その後に起こる。したがって、この動作により、第２のビッ ト信号５８を第３のアキュムレータ６０のＬＳＢ位置にロードして、その後第３ のアキュムレータ６０からのＮ−１ビットをそれ自身上にロードして戻すことに より、ＬＳＢ位置にロードされた第２のビット信号５８がＭＳＢ位置の方に１つ の２進位置分だけシフトされる。 第３のアキュムレータ６０のＭＳＢ信号は第３のビット信号６２として第２の インバータ６４に与えられ、このインバータ６４はその出力として第４のビット 信号６６を発生する。第４のビット信号６６および第３の複数の２進信号３６の ＭＳＢは第４のマルチプレクサ６８に与えられる。第４のマルチプレクサ６８は 、第３のマルチプレクサ５４を制御するものと同じ乗算／除算制御信号５６によ って制御される。第４のマルチプレクサ６８の出力は第１のマルチプレクス信号 ４２であり、これは、第２のマルチプレクサ４０を制御するのに用いられる 乗算／除算回路２０を制御して乗算モードまたは除算動作のいずれかで動作す る際の乗算／除算制御信号５６の機能は、図３および図４を参照して最もよく理 解できる。図３は、専用除算回路１２０を示す。機能的には、除算回路１２０は 、乗算／除算制御信号５６が除算動作モードに設定されるときには乗算／除算回 路２０と同じように動作する。 図２において説明されかつ示された乗算／除算回路２０と同様に、図３に示さ れる除算回路１２０はＤＳＰ１０の一部分として用いることができる。この点に 関連して、ＤＳＰ１０は、メモリ１２または第１のアキュムレータ２２のいずれ かから与えられ、かつ第１のマルチプレクサ２４を通して第１のシフタ２６の中 にシフトされた第１の複数の２進信号および第２の複数の２進信号を受取ること となる。第１のシフタ２６からの第１の複数の２進信号２７は、排他的ＯＲ回路 ３２を含むＡＬＵ３０に与えられる。排他的ＯＲ回路３２はその入力として第２ のシフタ３４からの第２の複数の２進信号３３を受取る。排他的ＯＲ回路３２の 出力は第３の複数の２進信号３６である。 第３の複数の２進信号３６はＭＳＢ信号を有する。第２の複数の２進信号３３ および第３の複数の２進信号３６は第２のマルチプレクサ４０に与えられ、この 第２のマルチプレクサ４０は第３の複数の２進信号３６のＭＳＢ２進信号によっ て制御される。第２のマルチプレクサ４０の出力は第４の複数の２進信号４４で あり、この第４の複数の２進信号４４は第２のアキュムレータ４６に与えられて ストアされる。第５の複数の２進信号は第２のアキュムレータ４６の出力からの ものであり、かつ第２のシフタ３４に与えられる。第２のシフタ３４は第５の複 数の２進信号４８を受取り、かつそれを１つの２進位置分だけ左に、または最上 位位置にシフトし、それにより第５の２進信号を２で乗算する。第２のシフタ３ ４の結果は、第２の複数の２進信号３３であり、この第２の複数の２進信号３３ はＡＬＵ３０の排他的ＯＲ回路３２に与えられる。 第３の複数の２進信号３６のＭＳＢ２進信号は第１のインバータ５０に与えら れ、この第１のインバータ５０はその出力として第１のビット信号５２を発生す る。第１のビット信号５２は第３のアキュムレータ６０の最下位ビット位置に与 えられる。第３のアキュムレータ６０からの、位置Ｎ−１，Ｎ−２…１にストア された２進信号は、Ｎ，Ｎ−１…２の位置において第３のアキュムレータ６０に 戻され、それにより第３のアキュムレータ６０の最下位ビット位置にストアされ た第２のビット信号を１だけＭＳＢ位置にシフトする。 除算動作の結果は、第３のアキュムレータ６０にストアされた商および第２の アキュムレータ４６にストアされた剰余である。 同様に、乗算／除算回路２０に乗算動作を行なわせるよう乗算／除算制御信号 ５６が設定される場合、結果として生じる専用乗算回路が図４に示される。専用 乗算回路２２０はスタンドアロンモードにおいて用いられるか、またはＤＳＰ１ ０の一部として用いることができる。乗算回路２２０は、乗算回路２２０がＤＳ Ｐ１０の一部分として用いられる場合にはＡＬＵ３０を含む。ＡＬＵ３０は、第 １のシフタ２６からの第１の複数の２進信号２７および第２のシフタ３４からの 第２の複数の２進信号３３を受取る。ＡＬＵ３０は排他的ＯＲ回路３２を含み、 この排他的ＯＲ回路３２は第１の複数の２進信号２７および第２の複数の２進信 号３３を受取り、かつその出力として第３の複数の２進信号３６を発生し、この 第３の複数の２進信号３６は第１の複数の２進信号２７および第２の複数の２進 信号３３における、対応するビット信号の排他的ＯＲである。第２の複数の２進 信号３３および第３の複数の２進信号３６は第２のマルチプレクサ４０に与えら れる。第２のマルチプレクサ４０は第１のマルチプレクス信号４２によって制御 され、かつその出力として第４の複数の２進信号４４を発生する。第４の複数の ２進信号４４は、それと関連したＭＳＢ２進信号を有する。 第４の複数の２進信号４４は第２のアキュムレータ４６に与えられてストアさ れる。第５の複数の２進信号４８は第２のアキュムレータ４６の出力である。第 ５の複数の２進信号４８は第２のシフタ３４に与えられ、この第２のシフタ３４ は第５の複数の２進信号４８を１つの２進ビット位置分だけＭＳＢ位置にシフト し、それにより２の乗算を行なう。第２のシフタ３４の出力は第２の複数の２進 信号３３であり、この第２の複数の２進信号３３はＡＬＵ３０に与えられる。 第４の複数の２進信号４４のＭＳＢ２進信号は、第３のアキュムレータ６０の 最下位ビット位置に与えられる。第３のアキュムレータ６０の位置Ｎ−１，Ｎ− ２…１からの、Ｎ−１の２進信号は第３のアキュムレータ６０に戻されて、第３ のアキュムレータ６０の２進位置Ｎ，Ｎ−１…２にストアされる。これにより、 最下位ビット位置にストアされた信号が１だけ左に、またはＭＳＢ位置にシフト される。第３のアキュムレータ６０のＭＳＢ２進信号は、第２のインバータ６４ に与えられ、この第２のインバータ６４はその出力として第１のマルチプレクス 信号４２を発生し、この第１のマルチプレクス信号４２は第２のマルチプレクサ ４０を制御するために用いられる。 乗算動作の結果は、第３のアキュムレータ６０にストアされる。 この発明の動作の理論は以下のとおりである。図２に示される乗算／除算回路 ２０が乗算モードで動作する場合には、乗算／除算制御信号５６が第３のマルチ プレクサ５４および第４のマルチプレクサ６８に送られて、その信号の流れを制 御して、図４に示される機能または回路が得られるようにする。第１の多項式２ 進信号がメモリ１２か、または第１のアキュムレータ２２かのいずれかから取出 され、排他的ＯＲ回路３２を通して与えられて、第２のアキュムレータ４６にス トアされる。次に、第２のアキュムレータ４６からの第１の多項式２進信号が第 ２のシフタ３４によって１ビット分シフトされ、第２の複数の２進信号３３とし て排他的ＯＲ回路３２に与えられる。第２の多項式２進信号がメモリ１２または 第１のアキュムレータ２２からさらに取出され、第１のシフタ２６を通して与え られて第１の複数の２進信号２７として排他的ＯＲ回路３２に与えられる。第１ の複数の２進信号２７および第２の複数の２進信号３３の排他的ＯＲの動作の結 果は第３の複数の２進信号３６であり、この第３の複数の２進信号３６のＭＳＢ ビットは第３のアキュムレータ６０のＬＳＢ位置にロードされる。第３の複数の ２進信号３６のＭＳＢ信号の各々が排他的ＯＲ回路３２によって発生すると、第 ３のアキュムレータ６０のＬＳＢ位置に、新しいＭＳＢ信号の各々が与えられる 。Ｎ＋１動作の後、第３のアキュムレータ６０にストアされた結果は、以下の理 論的根拠に従って、第１の複数の２進信号２７および第２の複数の２進信号３３ を乗算したものである。 多項式の乗算 多項式の乗算は一般的な乗算とほぼ同じであるが、係数の加算が排他的ＯＲ動 作によって行なわれるという点で異なる。 例♯１ 例♯２ この例♯２において、実数の乗算とは異なり、２つの「Ｘ」項または２つの「 １」項は除去される。 乗算モードで動作しているときの乗算／除算回路２０は、第２の複数の２進信 号３３によってコンボルーションエンコードされた第１の複数の２進信号２７の ンボルーションエンコーディング動作を行なうことが所望されるときには、通信 分野における特定的な用途に用いられる。 除算モードにおいて乗算／除算回路２０を動作するのが所望されるときには、 乗算／除算制御信号５６が第３のマルチプレクサ５４および第４のマルチプレク サ６８に与えられ、それにより、結果として生じたハードウェア回路が、図３に 示される実施例に実質的に従って機能するようにする。この実施例において、第 ２の複数の２進信号または除数がメモリ１２またはアキュムレータ２２から取出 されて、第２のアキュムレータ４６にストアされる。第２の複数の２進信号は第 ２のシフタ３４に与えられて第２の複数の２進信号３３を発生する。第１の複数 の２進信号もまたメモリ１２またはアキュムレータ２２から取出されて、除数と しての第１の複数の２進信号２７として、排他的ＯＲ回路３２に与えられる。第 １の複数の２進信号２７によって除算された第２の複数の２進信号３３の動作の 結果は、商として第３のアキュムレータ６０にストアされた複数の２進信号であ り、剰余は第２のアキュムレータ４６にストアされている。動作の原理は以下の とおりである。 多項式の除算 多項式の除算は一般的な除算とほぼ同じであるが、係数の加算が排他的ＯＲ動 作によって行なわれるという点で異なる。 例♯１ 例♯２ 乗算／除算回路２０がテレコミュニケーションの用途に用いられる場合には、 除算回路２２０は、ＣＲＣ信号は第２のアキュムレータ４６にストアされる状態 で第１の複数の２進信号２７によってチェックされ第２の複数の２進信号３３の ＣＲＣを計算するに際して特定的な用途を見い出す。この場合、第３のアキュム レータ６０にストアされた商の結果は用いられない。 以上のことからわかるように、乗算／除算回路は小型であり、ＤＳＰにおいて ＡＬＵとともに用いられる場合には、テレコミュニケーション分野において特定 的な用途を有する。

Claims (1)

1. 【特許請求の範囲】 １．第１の複数の２進信号および第２の複数の２進信号を受取り、かつ制御信号 に応答してその乗算または除算を行なうための乗算／除算回路であって、前記装 置は、 前記第１および第２の複数の２進信号を受取り、かつそれに応答して第３の複 数の２進信号を発生するための手段を含み、前記第３の複数の２進信号は前記第 １および第２の複数の２進信号の排他的ＯＲであり、前記第３の複数の２進信号 は最上位ビット（ＭＳＢ）を有し、さらに、 前記第３の複数の２進信号および前記第２の複数の２進信号を受取り、かつ第 １のマルチプレクス信号に応答して第４の複数の２進信号を発生するための第１ のマルチプレクサ手段を含み、前記第４の複数の２進信号はＭＳＢを有し、さら に、 前記第４の複数の２進信号を受取り、かつストアするための第１のアキュムレ ータ手段と、 前記第１のアキュムレータ手段にストアされた前記第４の複数の２進信号を受 取り、前記第２の複数の２進信号を発生し、かつ前記受取手段に前記第２の複数 の２進信号を与えるための第１のシフト手段とを含み、前記第２の複数の２進信 号は、前記第４の複数の２進信号を２で乗算したものを表わす１つの２進数字信 号によってシフトされた前記第４の複数の２進信号であり、さらに、 前記第３の複数の２進信号の前記ＭＳＢを受取り、かつ第１のビット信号を発 生するための第１のインバータ手段と、 前記第１のビット信号と前記第４の複数の２進信号の前記ＭＳＢと前記制御信 号とを受取り、かつ前記制御信号に応答して第２のビット信号を発生するための 第２のマルチプレクサ手段と、 複数のビット信号をストアし、最下位ビット（ＬＳＢ）とＭＳＢとを有し、か つ前記ＬＳＢとしての前記第２のビット信号を受取って前記ストアされた第２の ビット信号を１桁分前記ＭＳＢにシフトするための第２のアキュムレータ手段と 、 前記第２のアキュムレータ手段にストアされた前記ＭＳＢを受取り、かつそれ に応答して第４のビット信号を発生するための第２のインバータ手段と、 前記第４のビット信号と前記第３の複数の２進信号の前記ＭＳＢと前記制御信 号とを受取り、かつ前記制御信号に応答して第５のビット信号を発生するための 第３のマルチプレクサ手段と、 前記第１のマルチプレクス信号として前記第１のマルチプレクサ手段に前記第 ５のビット信号を与えるための手段とを含み、 前記乗算動作の結果が前記第１のアキュムレータ手段にストアされ、かつ前記 除算動作の結果が前記第１および第２のアキュムレータ手段にストアされる、乗 算／除算回路。 ２．前記回路が、除算動作を行なわせる前記制御信号に応答してガロアフィール ド除算動作を行なう、請求項１に記載の回路。 ３．前記除算回路の商の結果が前記第２のアキュムレータ手段にストアされ、か つ前記除算回路の剰余の結果が、前記第３のアキュムレータ手段にストアされる 、請求項２に記載の回路。 ４．前記回路がＣＲＣ計算を行ない、前記ＣＲＣ計算の結果が前記第１のアキュ ムレータ手段にストアされる、請求項２に記載の回路。 ５．前記回路が、乗算動作を行なわせる前記制御信号に応答してガロアフィール ド乗算を行なう、請求項１に記載の回路。 ６．前記回路が、前記第１のアキュムレータ手段にストアされた前記エンコーデ ィング動作の結果によってコンボルーションエンコーディング動作を行なう、請 求項５に記載の回路。