KR0146655B1 - 다치 논리곱 연산장치 - Google Patents
다치 논리곱 연산장치Info
- Publication number
- KR0146655B1 KR0146655B1 KR1019940029917A KR19940029917A KR0146655B1 KR 0146655 B1 KR0146655 B1 KR 0146655B1 KR 1019940029917 A KR1019940029917 A KR 1019940029917A KR 19940029917 A KR19940029917 A KR 19940029917A KR 0146655 B1 KR0146655 B1 KR 0146655B1
- Authority
- KR
- South Korea
- Prior art keywords
- binary
- valued
- arithmetic
- logic
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
- G06F7/44—Multiplying; Dividing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/49—Computations with a radix, other than binary, 8, 16 or decimal, e.g. ternary, negative or imaginary radices, mixed radix non-linear PCM
Abstract
본 발명은 각각 소정 비트를 갖는 k(임의의 양의 정수)개의 이진수 입력과 다른 하나의 이진수 입력의 다치 논리곱(AND) 연산을 수행하는 논리곱 연산장치에 관한 것으로서, 이진수 입력들의 각 비트별로 순차로 받아 들여 덧셈하는 것에 의해 상기 이진수 입력에 해당하는 다치 논리값을 구하는 산술 덧셈기와, 상기 산술 덧셈기의 출력과 이진 입력을 받아 들이는 이진-다치 논리곱 연산기를 포함하여 구성함으로써, 이진 논리곱 연산기와 산술 연산기와 복합적으로 구성된 논리회로에 적용할 경우 많은 회로상의 장점을 가질 수 있는 즉, 회로의 구성이 간단할 뿐만 아니라, 경제적인 회로의 설계가 가능한 효과가 있다.
Description
제1도는 종래의 이진 논리곱 연산의 진리표 구조도.
제2도는 종래의 이진 논리곱 연산기 구성도.
제3도는 본 발명에 따른 다치 논리곱 연산의 진리표 구조도.
제4도는 본 발명의 제1 실시예시도.
제5도는 본 발명의 제2 실시예시도.
제6도는 본 발명의 제3 실시예시도.
제7도는 본 발명의 제4 실시예시도.
제8도는 본 발명의 제5 실시예시도.
제9도는 본 발명에 따른 이진-다치 논리곱 연산장치 및 그의 진리표 구성도.
제10도는 본 발명의 제6 실시예시도.
본 발명은 논리곱(AND) 연산기의 입력이 다치 논리 신호인 경우의 논리곱 연산장치에 관한 것이다.
현재의 대부분의 전자장비는 디지틀로 신호를 처리하는 디지틀 신호처리를 기본으로 하고 있다.
여기서 디지틀 신호처리라고 하는 것은 아날로그 신호를 아날로그/디지틀(Analog to Digital, 이하 A/D라 칭함) 변환기를 거치게 함으로써 얻어지는 디지틀 데이타를 목적에 맞도록 처리하여 원하는 결과를 얻어내는 신호처리에 관한 것이다.
일반적으로, 디지틀 신호는 이진수(Binary)로 표시되고 이러한 이진수끼리의 논리 연산을 수행하는 연산장치가 디지틀 신호 처리장치에 많이 사용되고 있다.
이러한 논리 연산장치중 기존의 논리곱 연산장치의 입력은 이진수만을 대상으로 하고 있다.
제1도는 기존의 이진 논리곱 연산의 진리표 구조를 나타내고 있다.
이러한 이진 논리곱 연산기호는 보통 곱셈기호으로 표시하나 본 명세서에서는 산술 곱셈 기호()와 구별하기 위하여으로 표시하고자 하며, 그림으로는 제2도와 같이 도시한다.
제1도의 이진 논리곱에 대한 진리표 구조는 제2도의 이진 논리곱 연산기의 입출력을 나타낸다.
즉, 제2도의 두 입력이 논리 0과 논리 0인 경우는 출력이 논리 0과 논리 1인 경우는 출력이 논리 0, 논리 1과 논리 1인 경우는 출력이 논리 1이 된다.
이러한 이진 논리곱 연산기는 이진수의 열로 표시되는 대부분의 디지틀 회로에 많이 사용되고 있다.
그런데, 이러한 논리곱 연산기의 두 입력이 이진 논리값을 갖지 않는 경우는 어떻게 해야 하는가?
실제적으로 앞에서 설명한 이진 논리값에 대한 이진 논리 연산기의 출력은 이진 논리치를 갖지만 이들의 산술합(산술적인 덧셈) 또는 산술곱(산술적인 곱셈) 등의 산술연산이 수행된 후에는 다치 논리값으로 바뀌게 된다.
이러한 다치 논리값을 처리하기 위해서는 여러개의 이진 논리 연산기를 사용하여야만 구현이 가능하다.
본 발명의 목적은 이진수끼리의 논리곱 연산을 포함하면서 다치 논리끼리의 논리곱 연산이 가능한 논리곱 연산 법칙을 정의하고 이들의 논리곱 연산기를 제공하는 것이다.
제3도는 두개의 다치 논리 입력(X, Y)과 하나의 다치 논리 출력(Z)을 갖는 다치 논리 연산의 진리표 구조를 나타내고 있다.
제3도의 진리표에서, 입력 논리 X는 논리치 0부터 논리치 A(여기서, A는 양의 정수)까지의 값을 가질 수 있고 그리고 입력 논리 Y는 논리치 0부터 논리치 B(여기서, B는 양의 정수)까지의 값을 가질 수 있다.
제3도에 도시된 바와 같이, 입력 X의 논리치가 j이고 입력 Y의 논리치가 i인 경우, 다치 논리곱 연산의 출력 Z는 ij가 된다.
이러한 다치 논리곱 연산의 출력(Z)는 0부터 AB까지의 범위의 값을 가질 수 있다.
예를 들어, 제3도의 진리표에서, A의 값이 9이고 B의 값이 19인 경우에, 한 입력(X)의 값이 5이고 다른 한 입력(Y)의 값이 12이면, j=5, i=12이므로 출력(Z)은 ij=12*5=60의 논리치를 갖게 된다.
이때, 얻어진 값 60은 출력(Z)이 가질 수 있는 논리치인 0부터 AB=9*19=171 사이의 값이 되어야 한다.
제4도는 이상에서 설명될 제3도의 진리표에 따른 다치 논리곱 연산장치의 구성을 나타낸 것이다.
이러한 두개의 입력을 갖는 여러개의 다치 논리곱 연산기를 이용하여 여러개의 입력을 갖는 다치 논리곱 연산기를 구성하는 것이 가능하다.
제5도는 여러개의 입력을 갖는 다치 논리곱 연산장치의 구성을 나타낸 것이다.
즉, 세개의 다치 논리 입력을 갖는 논리곱 연산기는 각각 두개의 입력을 갖는 두개의 논리곱 연산기로 구성된다.
이러한 다치 논리곱 연산장치는 기존의 이진 논리곱 연산기의 연산기능을 포함하고 있다.
즉, 위에서 설명된 다치 입력 X, Y를 이진 입력이라고 가정하면 A 및 B의 값은 1이 되므로 제3도의 다치 논리곱 진리표에 A=B=1을 대입하면 제1도의 이진 논리곱 연산기의 진리표와 동일한 결과를 갖게 된다.
이러한 다치 논리곱 연산기의 사용 예를 들어 위에서 먼저 다치 논리곱 연산기의 두 입력중 하나의 입력은 이진 논리치이고, 다른 하나의 입력은 다치 논리치를 갖는 이진-다치 논리곱 연산기의 경우의 사용예를 들어 보자.
기존의 이진 논리곱 연산기를 사용하는 제6도와 같은 논리회로를 보자.
여기서, Si(i=1, 2, …, k : k는 임의의 양의 정수) 및 P는 이진 입력 신호라 할 때 이 논리회로의 출력 S는 다음 식으로 표시할 수 있다.
제6도에서, 위와 같은 식의 계산을 위해서, k개의 이진 입력을 산술 덧셈할 수 있는 1개의 산술 덧셈기와, k개의 이진 논리곱 연산기가 필요하다.
식(1)의 계산을 하는데 있어 이진-다치 논리곱 연산기를 사용하면, 제7도에 도시된 바와 같이, 연산회로는 하나의 이진-다치 논리곱 연산기와 하나의 산술 덧셈기만으로 구성된다.
제7도의 이진-다치 논리곱 연산장치의 출력은 다음 식으로 표시할 수 있다.
여기서,는 이진-다치 논리곱 연산기호로 정의한다.
그러므로, 위의 두 식에서 S와 S'이 동일한 값을 가지게 되면 식(1)의 디지틀 연산을 구현하기 위한 제6도의 기존의 방법을 제7도와 같이 구현할 수 있게 된다.
즉, 이진 논리곱 연산기의 조합을 이진-다치 논리곱 연산기로 변환하는 것이 가능하게 된다.
이것의 증명은 산술 덧셈과 이진논리곱이 선형 연산자이므로 이들 연산자의 교환 및 배분 법칙이 성립하기 때문에 가능하다.
위의 두 식이 동일함을 보이기 위해서, k=3이고, S1=100110101, S2=011001010,S3=110101100, P=010110010인 경우의 S와 S'을 비교해 보자.
먼저, 식(1)에 의한 계산값 S는 다음과 같다.
또한, 식(2)의 계산값 S'은 다음과 같다.
따라서, 위의 두 식 (3)과 (4)로부터 두 계산의 결과는 동일함을 알 수 있다.
이와 같이, 기존의 이진 논리곱 연산을 이진-다치 논리곱 연산으로 대체할 경우, 6도와 제7도를 비교하는 것에 의해 알 수 있는 바와 같이, 많은 이진 논리곱 연산기를 절약할 수 있는 장점이 있다.
위의 예에서는 기존의 이진 논리곱 연산기 및 산술 덧셈기로 구성된 논리회로를 예로 들었으나, 이진 논리곱과 산술 곱셈기로 구성되는 논리회로에도 마찬가지로 적용이 가능하다.
이러한 이진-다치 논리곱 연산기는 기존의 이진 논리곱 연산기의 두 입력중 하나의 입력이 다치 입력인 경우로 기존의 이진 논리곱 연산기의 확장이라고 볼 수 있다.
이상에서 설명한 내용은 이미 국내특허출원번호 제93-25911호에 개시된 내용으로 기존의 이진 논리곱 연산기와 관련된 디지틀 회로의 구성을 이진-다치 논리곱 연산기를 사용하여 구현함으로써 많은 이진 논리곱 연산기를 절약할 수 있다.
그런데, 이진-다치 논리곱 연산기에서 두개의 입력중 하나는 이진 입력이고, 다른 하나는 다치 입력이므로 두 입력중 하나의 입력이 이진 입력으로 제한되었기 때문에 이를 활용하기에는 약간의 제한이 따를 수 있다.
따라서, 본 발명에서는 이러한 제한을 없애기 위해 이진 입력을 다치 입력으로 확장하여 더욱 유용하고 포괄적인 방법을 제안한다.
이진-다치 논리곱 연산기의 이진 입력을 다치 입력으로 더 확장하면 제3도와 제4도에서 보는 바와 같은 다치 논리곱 연산기를 구성할 수 있다.
이제 이진-다치 논리곱 연산기로 구성되는 논리회로를 기본 구성으로 하는 다치-다치 논리곱 연산기(여기서는, 두 입력이 다치 논리인 경우를 다치 논리곱 연산기로 설명한다)의 사용예를 들어 보자.
앞에서 설명된 제6도와 마찬가지의 구성을 갖는 제8도의 이진-다치 논리곱 연산기를 사용한 논리회로를 예로 들어 보자.
여기서, Ri(i=1, 2, …, k : k는 임의의 양의 정수)는 이진 입력 신호이며, V는 다치 입력 신호라고 할 때, 이 논리회로의 출력 R은 다음의 식으로 표시할 수 있다.
여기서는 이진-다치 논리곱 연산기를 기본 구성으로 가지므로 제3도의 다치 논리곱 연산 진리표로부터 이진-다치 논리곱 연산기의 진리표를 제9도의 진리표와 같이 유도할 수 있으며, 특히 이 회로의 구성은, 제9도의 이진-다치 논리곱 연산장치에서 보는 바와 같이 제4도의 다치 논리곱 연산장치보다 더욱 간단하게 구성하는 것이 가능하다.
위와 같은 식(5)의 계산을 위해서는 산술 덧셈기가 1개, 이진-다치 논리곱 연산기가 k개가 필요하다.
그러나, 식(5)의 계산을 하는데 있어 다치 논리곱 연산기를 사용하면 제10도에 도시된 바와 같이 되는데, 여기서는 하나의 다치 논리곱 연산기와 하나의 산술 덧셈기만으로 구성되어 있다.
제10도에서의 출력은 다음 식으로 표시할 수 있다.
여기서,는 다치-다치 논리곱(다치 논리곱) 연산기호로 정의한다.
그러므로, 위의 두 식에서 R과 R'이 같은 값을 가지게 되면 이진-다치 논리곱 연산기의 조합을 다치 논리곱 연산기로 변환하는 것이 가능하게 된다.
이것의 증명 역시 산술 덧셈 연산과 논리곱 연산이 선행 연산자이므로 이들 연산자의 교환 및 배분법칙이 성립하기 때문에 가능하다.
위의 두 식이 동일함을 보이기 위해서 k=3이고, R1=100110101, R2=011001010, R3=110101100, V=032521433, V의 최대 논리치가 5인 경우의 R과 R'을 비교해 보자.
먼저, 식(5)에 의한 계산값 R은 제9도의 진리표에 의해 다음과 같이 계산된다.
또한, 식 (6)의 계산값 R'은 제3도의 B=3, A=5인 다치 논리곱 진리표를 사용하여 계산하면 다음과 같다.
상기 식 (8)은 상기 제3도의 표로부터 연산 예를 들어본 것으로 예를 들어 5진수로 3이라는 값과 7진수로 4라는 값을 다치논리곱 연산을 수행한다고 해보자.
그러면 연산하고자 하는 하나의 수는 5진수이고, 다른 하나는 7진수이므로 A=4, B=6이 된다.
여기서 A와 B는 각 진수의 최대값을 나타내는 것으로 2진수인 경우 0과 1로 표시되며, 이때에는 1이 최대값이 되며, 따라서 본 예에서는 A=4, B=6이 된다.
그리고 연산하고자 하는 수가 35과 47이므로 j=3이고, i=4이다.
따라서 위의 표에서 이러한 값들을 대입하면 본 연산의 결과를 얻을 수 있다.
이 연산의 일반식은 위의 표로부터 i*j로 표시할 수 있기 때문에 35 47=4*3=12라는 값이 이 연산의 결과가 된다.
다시 말하면 (A+1) 진수의 j라는 수를 j(A+1)로 표시한다면 다치논리연산은 다음과 같이 쓸 수 있다.
본 발명에서는 이러한 연산법칙을 정의한 것이다.
이 연산은 단순히 두 입력의 곱셈으로 표시되지만 기존에 알고 있는 곱셈은 서로 같은 진수의 연산인 경우에만 적용되는 것이며, 본 발명에서와 같이 서로 다른 진수끼리의 논리연산은 정의된 바가 없다.
본 발명에서 이러한 서로 다른 진수끼리의 연산에 있어서도 주 입력값의 산술곱셈이 다치논리의 논리곱과 같이 사용하도록 하였다.
다치논리곱연산자의 연산방식이 기존의 산술곱과 같이 연산해도 되기 때문에 식 (8)에서 (221212211)(032321433)은 각 값을 서로 곱한 것과 같게 되고, 그 결과는 (062A21833)이 된다.
여기서 참고할 것은 기존의 연산에서는 서로 다른 진수인 (221212211)과 (032321433)의 어떠한 연산도 할 수 없었다는 것이다. 위의 두 식 (7)과 (8)로부터 두 계산 결과는 동일한 값을 갖는다는 것을 알 수 있다.
본 발명은 기존의 이진 논리곱 연산기와 산술 연산기가 복합적으로 구성된 논리회로에 적용할 경우 많은 회로상의 장점을 가질 수 있다.
즉, 회로의 구성이 간단할 뿐만 아니라, 경제적인 회로의 설계가 가능하다.
Claims (1)
- 각각 소정 비트를 갖는 k(여기서, k는 임의의 양의 정수)개의 이진수 입력과 다른 하나의 이진수 입력의 다치 논리곱 연산을 수행하는 장치에 있어서: 상기 이진수 입력들의 각 비트별로 순차로 받아 들여 덧셈하는 것에 의해 상기 이진수 입력에 해당하는 다치 논리값을 구하는 산술 덧셈기와; 상기 산술 덧셈기의 출력과 이진 입력을 받아 들이는 이진-다치 논리곱 연산기를 포함하는 것을 특징으로 하는 다치 논리곱 연산장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940029917A KR0146655B1 (ko) | 1994-11-15 | 1994-11-15 | 다치 논리곱 연산장치 |
| US08/357,246 US5463572A (en) | 1994-11-15 | 1994-12-13 | Multi-nary and logic device |
| JP6310481A JPH08148990A (ja) | 1994-11-15 | 1994-12-14 | 多値論理積の演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940029917A KR0146655B1 (ko) | 1994-11-15 | 1994-11-15 | 다치 논리곱 연산장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960018870A KR960018870A (ko) | 1996-06-17 |
| KR0146655B1 true KR0146655B1 (ko) | 1998-09-15 |
Family
ID=19397932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940029917A KR0146655B1 (ko) | 1994-11-15 | 1994-11-15 | 다치 논리곱 연산장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5463572A (ko) |
| JP (1) | JPH08148990A (ko) |
| KR (1) | KR0146655B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301600B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for dynamic partitionable saturating adder/subtractor |
| US6301597B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for saturation in an N-NARY adder/subtractor |
| US6216147B1 (en) * | 1997-12-11 | 2001-04-10 | Intrinsity, Inc. | Method and apparatus for an N-nary magnitude comparator |
| US6334136B1 (en) * | 1997-12-11 | 2001-12-25 | Intrinsity, Inc. | Dynamic 3-level partial result merge adder |
| AU2175100A (en) * | 1999-12-10 | 2001-06-18 | Evsx, Inc. | Method and apparatus for an n-nary logic circuit |
| US8412666B1 (en) | 2010-12-27 | 2013-04-02 | Michael S. Khvilivitzky | Method for logical processing of continuous-valued logical signals |
| CN111431523A (zh) * | 2020-04-15 | 2020-07-17 | 联合华芯电子有限公司 | 多进制符号逻辑异或运算的实现电路、装置及方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3628000A (en) * | 1968-04-18 | 1971-12-14 | Ibm | Data handling devices for radix {37 n{30 2{38 {0 operation |
| US5280440A (en) * | 1991-10-09 | 1994-01-18 | Yukichi Sugimura | Parallel adding circuit using 3×3 matrix of ± quinary number representation |
-
1994
- 1994-11-15 KR KR1019940029917A patent/KR0146655B1/ko not_active IP Right Cessation
- 1994-12-13 US US08/357,246 patent/US5463572A/en not_active Expired - Lifetime
- 1994-12-14 JP JP6310481A patent/JPH08148990A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08148990A (ja) | 1996-06-07 |
| KR960018870A (ko) | 1996-06-17 |
| US5463572A (en) | 1995-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Dadda | Some schemes for parallel multipliers | |
| KR100498457B1 (ko) | 메모리를 감소시키는 개선된 룩업 테이블 압축방법 및이를 이용하여 압축된 룩업 테이블을 가지는 비선형 함수발생장치 및 그 발생방법 | |
| JPS6337741A (ja) | デジタル・ヘテロダイン回路 | |
| KR0146655B1 (ko) | 다치 논리곱 연산장치 | |
| US4648059A (en) | N-bit magnitude comparator | |
| US5177703A (en) | Division circuit using higher radices | |
| KR0146656B1 (ko) | 다치 논리합 연산장치 | |
| US20060277240A1 (en) | Apparatus and method for implementing efficient arithmetic circuits in programmable logic devices | |
| Dadda | Composite parallel counters | |
| JPH0715346A (ja) | ２ベクトルのスカラ積を決定するためのデジタル信号の符号化方法および回路 | |
| US5798954A (en) | Digital filter device having a bit shifter unit | |
| EP0628183A1 (de) | Schaltungsanordnung zum digitalen multiplizieren von integer-zahlen | |
| US5793660A (en) | Circuit for finding m modulo n | |
| JPH07202681A (ja) | 論理演算器および演算方法 | |
| KR0146654B1 (ko) | 다치 배타적 논리합 연산장치 | |
| Majumder et al. | Investigation on Quine McCluskey method: A decimal manipulation based novel approach for the minimization of Boolean function | |
| KR950010822B1 (ko) | 다치논리와 2치논리의 배타적 논리합 연산기 및 연산방법 | |
| KR950010821B1 (ko) | 다치논리와2치논리의논리합연산기및연산방법 | |
| KR0138856B1 (ko) | 다치 논리 부정 연산장치 | |
| US6272513B1 (en) | Multiplying device | |
| US5691930A (en) | Booth encoder in a binary multiplier | |
| KR950010823B1 (ko) | 다치논리와 2치논리의 논리곱 연산기 및 연산방법 | |
| US5524091A (en) | Accurate digital divider | |
| KR0182169B1 (ko) | 로그값 계산회로 | |
| Mounika et al. | 45nm Technology based 8-Bit Data Comparator Architecture for Rank ordering Image Applications |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080428 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |