JP2996024B2 - 乗算回路 - Google Patents
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- JP2996024B2 JP2996024B2 JP4255048A JP25504892A JP2996024B2 JP 2996024 B2 JP2996024 B2 JP 2996024B2 JP 4255048 A JP4255048 A JP 4255048A JP 25504892 A JP25504892 A JP 25504892A JP 2996024 B2 JP2996024 B2 JP 2996024B2
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- multiplier
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Description
【０００１】
【産業上の利用分野】本発明は、ブース（Ｂｏｏｔｈ）
のアルゴリズムを用いた「２」の補数乗算回路に利用す
る。特に、ＡＭＩ符号等の絶対値の小さい信号を乗数ま
たは被乗数として取り扱う乗算回路に関する。
のアルゴリズムを用いた「２」の補数乗算回路に利用す
る。特に、ＡＭＩ符号等の絶対値の小さい信号を乗数ま
たは被乗数として取り扱う乗算回路に関する。
【０００２】ここで、ＡＭＩ符号について説明する。デ
ィジタル伝送では方式設計の理由から原情報符号列を別
のパルス系列に符号変換して伝送を行う。この伝送路符
号は、次の条件を満たさなければならない。
ィジタル伝送では方式設計の理由から原情報符号列を別
のパルス系列に符号変換して伝送を行う。この伝送路符
号は、次の条件を満たさなければならない。
【０００３】１．低周波成分を十分に抑圧する。
【０００４】２．一定時間以上、同一符号が続かない。
【０００５】３．伝送路の符号誤りを監視しやすくな
る。
る。
【０００６】ＡＭＩ符号とはこのような条件を満たす符
号で、「−１」、「０」、「１」で原情報符号列を表わ
す符号である。
号で、「−１」、「０」、「１」で原情報符号列を表わ
す符号である。
【０００７】
【従来の技術】まず、ブースのアルゴリズムを用いた乗
算回路について説明する。ブースのアルゴリズムとは、
「２」の補数乗算アルゴリズムで乗数符号列を差分符号
列に置き換えることにより極性ビットを含め補正なしに
乗算を行う方法である。「２」の補数表示の乗数Ｙは次
のように表現できる。
算回路について説明する。ブースのアルゴリズムとは、
「２」の補数乗算アルゴリズムで乗数符号列を差分符号
列に置き換えることにより極性ビットを含め補正なしに
乗算を行う方法である。「２」の補数表示の乗数Ｙは次
のように表現できる。
【０００８】
【数１】 ただし、＊印は乗算符号である。したがって、乗算Ｕ＝
Ｘ＊Ｙは
Ｘ＊Ｙは
【０００９】
【数２】 となり、表１に示すように符号（Ｙi 、Ｙi+1 ）によっ
てＸを加算または減算し、シフト加算していくことによ
り乗算が行える。
てＸを加算または減算し、シフト加算していくことによ
り乗算が行える。
【００１０】
【表１】 さらに、式（１）を２項ずつ括ると
【００１１】
【数３】 と表せる。これが二次のブースのアルゴリズムで表２に
示すように、Ｘ、２Ｘの加減算制御により「２」の補数
表示の乗算が行える。
示すように、Ｘ、２Ｘの加減算制御により「２」の補数
表示の乗算が行える。
【００１２】
【表２】 乗数が１４ビット、被乗数が２４ビットの場合の二次の
ブースのアルゴリズムを用いた「２」の補数乗算器の構
成図を図６に示す。従来の乗算アルゴリズムを図７に示
す。この乗算アルゴリズムでは、乗数が「１」のとき、
すなわちＹ1 のみ「１」でＹ2 〜Ｙ14が全て「０」のと
きに、乗算器１１の出力は被乗数そのものとなり、入力
Ａ2 〜Ａ7 、Ｂ2 〜Ｂ7 、Ｃ2 〜Ｃ7 が全て「０」にも
かかわらず以降の乗算器１２〜１７の論理演算に影響す
る。次に乗数Ｙが「−１」に変化したとするとＹ1 〜Ｙ
14は全て「１」となり、乗算器１１〜１７は全て変化の
影響を受け動作する。
ブースのアルゴリズムを用いた「２」の補数乗算器の構
成図を図６に示す。従来の乗算アルゴリズムを図７に示
す。この乗算アルゴリズムでは、乗数が「１」のとき、
すなわちＹ1 のみ「１」でＹ2 〜Ｙ14が全て「０」のと
きに、乗算器１１の出力は被乗数そのものとなり、入力
Ａ2 〜Ａ7 、Ｂ2 〜Ｂ7 、Ｃ2 〜Ｃ7 が全て「０」にも
かかわらず以降の乗算器１２〜１７の論理演算に影響す
る。次に乗数Ｙが「−１」に変化したとするとＹ1 〜Ｙ
14は全て「１」となり、乗算器１１〜１７は全て変化の
影響を受け動作する。
【００１３】また、従来の乗算回路では、乗数が
「１」、被乗数が「−１」のときに、すなわちＹ1 のみ
「１」でＹ2 〜Ｙ14が全て「０」、Ｘ1 〜Ｘ24が全て
「１」のときに、乗算器１１の出力は被乗数そのものと
なり、入力Ａ2 〜Ａ7 、Ｂ2 〜Ｂ7 、Ｃ2 〜Ｃ7 が全て
「０」にもかかわらず以降の乗算器１２〜１７の論理演
算に影響する。次に乗数Ｙが「−１」に変化したとする
と、Ｙ1 〜Ｙ14は全て「１」となり、乗算器１１〜１７
は全て変化の影響を受け動作する。同様に被乗数Ｘが
「０」に変化したとするとＸ1 〜Ｘ24は全て「０」とな
り、乗算器１１〜１７は全て変化の影響を受ける。
「１」、被乗数が「−１」のときに、すなわちＹ1 のみ
「１」でＹ2 〜Ｙ14が全て「０」、Ｘ1 〜Ｘ24が全て
「１」のときに、乗算器１１の出力は被乗数そのものと
なり、入力Ａ2 〜Ａ7 、Ｂ2 〜Ｂ7 、Ｃ2 〜Ｃ7 が全て
「０」にもかかわらず以降の乗算器１２〜１７の論理演
算に影響する。次に乗数Ｙが「−１」に変化したとする
と、Ｙ1 〜Ｙ14は全て「１」となり、乗算器１１〜１７
は全て変化の影響を受け動作する。同様に被乗数Ｘが
「０」に変化したとするとＸ1 〜Ｘ24は全て「０」とな
り、乗算器１１〜１７は全て変化の影響を受ける。
【００１４】
【発明が解決しようとする課題】従来の乗算アルゴリズ
ムでは、乗数または被乗数がＡＭＩ符号のように絶対値
が大きく変化しない場合にも乗算回路全体が動作し、消
費電力が大きくなる欠点があった。
ムでは、乗数または被乗数がＡＭＩ符号のように絶対値
が大きく変化しない場合にも乗算回路全体が動作し、消
費電力が大きくなる欠点があった。
【００１５】本発明は、このような欠点を除去するもの
で、絶対値の小さい信号を乗数およびまたは被乗数とし
て取り扱う場合の消費電力を削減する手段をもつ乗算回
路を提供することを目的とする。
で、絶対値の小さい信号を乗数およびまたは被乗数とし
て取り扱う場合の消費電力を削減する手段をもつ乗算回
路を提供することを目的とする。
【００１６】
【課題を解決するための手段】第一の発明は、二次ブー
スアルゴリズムとけた上げ先見法加算とを組み合わせて
２の補数乗算を行う乗算手段を備えた乗算回路におい
て、乗数が所定のビット数以下のときに、前記乗算手段
に入力する乗数を最上位ビット位置までシフトし、最下
位ビットまでをすべて「０」にする乗数シフト手段と、
乗算結果を最下位側にシフトする乗算結果シフト手段と
を備えたことを特徴とする。
スアルゴリズムとけた上げ先見法加算とを組み合わせて
２の補数乗算を行う乗算手段を備えた乗算回路におい
て、乗数が所定のビット数以下のときに、前記乗算手段
に入力する乗数を最上位ビット位置までシフトし、最下
位ビットまでをすべて「０」にする乗数シフト手段と、
乗算結果を最下位側にシフトする乗算結果シフト手段と
を備えたことを特徴とする。
【００１７】第二の発明は、二次ブースアルゴリズムと
けた上げ先見法加算とを組み合わせて２の補数乗算を行
う乗算手段を備えた乗算回路において、被乗数が所定の
ビット数以下のときに、前記乗算手段に入力する被乗数
を最上位ビット位置までシフトし、最下位ビットまでを
すべて「０」にする被乗数シフト手段と、乗算結果を最
下位側にシフトする乗算結果シフト手段と備えたことを
特徴とする。
けた上げ先見法加算とを組み合わせて２の補数乗算を行
う乗算手段を備えた乗算回路において、被乗数が所定の
ビット数以下のときに、前記乗算手段に入力する被乗数
を最上位ビット位置までシフトし、最下位ビットまでを
すべて「０」にする被乗数シフト手段と、乗算結果を最
下位側にシフトする乗算結果シフト手段と備えたことを
特徴とする。
【００１８】第三の発明は、二次ブースアルゴリズムと
けた上げ先見法加算とを組み合わせて２の補数乗算を行
う乗算手段を備えた乗算回路において、乗数が所定のビ
ット数以下のときに、前記乗算手段に入力する乗数を最
上位ビット位置までシフトし、最下位ビットまでをすべ
て「０」にする乗数シフト手段と、被乗数が所定のビッ
ト数以下のときに、前記乗算手段に入力する被乗数を最
上位ビット位置までシフトし、最下位ビットまでをすべ
て「０」にする被乗数シフト手段と、乗算結果を最下位
側にシフトする乗算結果シフト手段とを備えたことを特
徴とする。
けた上げ先見法加算とを組み合わせて２の補数乗算を行
う乗算手段を備えた乗算回路において、乗数が所定のビ
ット数以下のときに、前記乗算手段に入力する乗数を最
上位ビット位置までシフトし、最下位ビットまでをすべ
て「０」にする乗数シフト手段と、被乗数が所定のビッ
ト数以下のときに、前記乗算手段に入力する被乗数を最
上位ビット位置までシフトし、最下位ビットまでをすべ
て「０」にする被乗数シフト手段と、乗算結果を最下位
側にシフトする乗算結果シフト手段とを備えたことを特
徴とする。
【００１９】
【作用】乗数およびまたは被乗数の絶対値が小さいとき
に、乗数およびまたは被乗数をＭＳＢ側にシフトし、他
をすべて「０」にして乗算を行い、乗算結果をＬＳＢ側
にシフトして乗算のシフトによる影響を相殺する。
に、乗数およびまたは被乗数をＭＳＢ側にシフトし、他
をすべて「０」にして乗算を行い、乗算結果をＬＳＢ側
にシフトして乗算のシフトによる影響を相殺する。
【００２０】
【実施例】以下、本発明の乗算アルゴリズムについて説
明する。図１は本発明の第一の実施例の構成図である。
この第一の実施例は、図１、図２および図３に示すよう
に、乗数Ｙ1 、Ｙ2 、…、Ｙ14および被乗数Ｘ1 、
Ｘ2 、…、Ｘ24を入力して乗数Ｙ1 、Ｙ2 、…、Ｙ14の
絶対値が「３」以下のときにＹ3 をＹ14に、Ｙ2 をＹ13
に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1 をすべて「０」
にする乗算回路制御部４０と、乗算回路制御部４０が出
力するＹ1 、Ｙ2 、Ｙ3 を入力してＡ1 、Ｂ1 、Ｃ1 を
出力し、また、乗数Ｙ3 、Ｙ4 、Ｙ5 を入力してＡ2 、
Ｂ2 、Ｃ2 を出力し、…、また、乗数Ｙ12、Ｙ13、Ｙ14
を入力してＡ7 、Ｂ7 、Ｃ7 を出力する二次ブースアル
ゴリズム部２０と、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与え
られ、そのＸ・２Ｘ演算切り替え部にＡ1 およびＢ1 が
与えられ、加算・減算切り替え部にＣ1 が与えられて加
算部でけた上げ先見法加算を行う乗算器１１と、また、
被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ・２Ｘ演算
切り替え部にＡ2 およびＢ2が与えられ、加算・減算切
り替え部にＣ2 が与えられ加算部でけた上げ先見法加算
を行う乗算器１２と、…、また、被乗数Ｘ1 、Ｘ2 、
…、Ｘ24が与えられ、Ｘ・２Ｘ演算切り替え部にＡ7 お
よびＢ7 が与えられ、加算・減算切り替え部にＣ7 が与
えられ加算部でけた上げ先見法加算を行う乗算器１７
と、乗算器１１の演算結果、乗算器１２の演算結果、…
および乗算器１７の演算結果をシフト加算する加算器３
０と、この加算器３０の演算結果に対して最下位側に１
１ビットシフトして乗算結果Ｕ1 、Ｕ2 、…、Ｕ36、Ｕ
37を生成する乗算結果制御部５０とを備える。ここで、
二次ブースアルゴリズム部２０は与えられる一組の乗数
Ｙ2i、Ｙ2i+1 、Ｙ2i+2に応じて表２に示すＡ、Ｂ、Ｃ
の値を生成する。Ａは演算Ｘを、Ｂは演算２Ｘを乗算器
のＸ・２Ｘ演算切り替え部に指示し、Ｃは加算または減
算の一方を加算・減算切り替え部に指示する。
明する。図１は本発明の第一の実施例の構成図である。
この第一の実施例は、図１、図２および図３に示すよう
に、乗数Ｙ1 、Ｙ2 、…、Ｙ14および被乗数Ｘ1 、
Ｘ2 、…、Ｘ24を入力して乗数Ｙ1 、Ｙ2 、…、Ｙ14の
絶対値が「３」以下のときにＹ3 をＹ14に、Ｙ2 をＹ13
に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1 をすべて「０」
にする乗算回路制御部４０と、乗算回路制御部４０が出
力するＹ1 、Ｙ2 、Ｙ3 を入力してＡ1 、Ｂ1 、Ｃ1 を
出力し、また、乗数Ｙ3 、Ｙ4 、Ｙ5 を入力してＡ2 、
Ｂ2 、Ｃ2 を出力し、…、また、乗数Ｙ12、Ｙ13、Ｙ14
を入力してＡ7 、Ｂ7 、Ｃ7 を出力する二次ブースアル
ゴリズム部２０と、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与え
られ、そのＸ・２Ｘ演算切り替え部にＡ1 およびＢ1 が
与えられ、加算・減算切り替え部にＣ1 が与えられて加
算部でけた上げ先見法加算を行う乗算器１１と、また、
被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ・２Ｘ演算
切り替え部にＡ2 およびＢ2が与えられ、加算・減算切
り替え部にＣ2 が与えられ加算部でけた上げ先見法加算
を行う乗算器１２と、…、また、被乗数Ｘ1 、Ｘ2 、
…、Ｘ24が与えられ、Ｘ・２Ｘ演算切り替え部にＡ7 お
よびＢ7 が与えられ、加算・減算切り替え部にＣ7 が与
えられ加算部でけた上げ先見法加算を行う乗算器１７
と、乗算器１１の演算結果、乗算器１２の演算結果、…
および乗算器１７の演算結果をシフト加算する加算器３
０と、この加算器３０の演算結果に対して最下位側に１
１ビットシフトして乗算結果Ｕ1 、Ｕ2 、…、Ｕ36、Ｕ
37を生成する乗算結果制御部５０とを備える。ここで、
二次ブースアルゴリズム部２０は与えられる一組の乗数
Ｙ2i、Ｙ2i+1 、Ｙ2i+2に応じて表２に示すＡ、Ｂ、Ｃ
の値を生成する。Ａは演算Ｘを、Ｂは演算２Ｘを乗算器
のＸ・２Ｘ演算切り替え部に指示し、Ｃは加算または減
算の一方を加算・減算切り替え部に指示する。
【００２１】次に、この実施例の動作を説明する。この
実施例の乗算アルゴリズムでは、図２に示すように、乗
数Ｙが「−３」、「−２」、「−１」、「０」、
「１」、「２」、「３」のときにＹ3 をＹ14に、Ｙ2 を
Ｙ13に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1 はすべて
「０」にする方法をとっている。例としてＹを「１」と
するとＡ1 〜Ａ6 、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ6 はすべて
「０」なので、乗算回路１１〜１６の出力はすべて
「０」となる。次に、Ｙが「−１」のときも同様にＡ1
〜Ａ6、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ6 がすべて「０」とな
り、乗算回路１１〜１６は変化しない。すなわち、乗算
回路１７のみがＹの変化の影響を受ける。すなわち、被
乗数Ｘおよび乗数Ｙに次々と新しいデータを供給して乗
算を行う際に、通常は乗数Ｙがランダムデータであるの
で乗数Ｙに新しいデータを供給するするたびに乗算回路
１１〜１７に論理の「０」、「１」の反転が発生する
が、Ｙ≦３のデータが次々と供給される場合には、乗算
回路１１〜１６のＡ＝Ｂ＝０、Ｃ＝１であり論理出力が
常に「０」となるので、乗数Ｙが変化しても論理反転が
発生せず、ＣＭＯＳで構成した場合には、乗算回路１１
〜１６では電力が消費されない。ただしこのとき出力Ｕ
は１１ビットシフトした分を考慮する必要がある。すな
わち、乗数をＭＳＢ側に３ビットシフトすると、例えば
００１１１は１１０００となり、２3 倍していることに
なるので、その分を計算後に戻すべくＬＳＢ側に計算結
果を１１ビットシフトする。この乗算アルゴリズムを用
いれば、例えばＡＭＩ符号のような絶対値の小さい信号
を乗数として取り扱う場合に乗算回路１１〜１６が動作
しないので、消費電力を大幅に削減することができる。
この実施例では約８０％削減可能である。
実施例の乗算アルゴリズムでは、図２に示すように、乗
数Ｙが「−３」、「−２」、「−１」、「０」、
「１」、「２」、「３」のときにＹ3 をＹ14に、Ｙ2 を
Ｙ13に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1 はすべて
「０」にする方法をとっている。例としてＹを「１」と
するとＡ1 〜Ａ6 、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ6 はすべて
「０」なので、乗算回路１１〜１６の出力はすべて
「０」となる。次に、Ｙが「−１」のときも同様にＡ1
〜Ａ6、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ6 がすべて「０」とな
り、乗算回路１１〜１６は変化しない。すなわち、乗算
回路１７のみがＹの変化の影響を受ける。すなわち、被
乗数Ｘおよび乗数Ｙに次々と新しいデータを供給して乗
算を行う際に、通常は乗数Ｙがランダムデータであるの
で乗数Ｙに新しいデータを供給するするたびに乗算回路
１１〜１７に論理の「０」、「１」の反転が発生する
が、Ｙ≦３のデータが次々と供給される場合には、乗算
回路１１〜１６のＡ＝Ｂ＝０、Ｃ＝１であり論理出力が
常に「０」となるので、乗数Ｙが変化しても論理反転が
発生せず、ＣＭＯＳで構成した場合には、乗算回路１１
〜１６では電力が消費されない。ただしこのとき出力Ｕ
は１１ビットシフトした分を考慮する必要がある。すな
わち、乗数をＭＳＢ側に３ビットシフトすると、例えば
００１１１は１１０００となり、２3 倍していることに
なるので、その分を計算後に戻すべくＬＳＢ側に計算結
果を１１ビットシフトする。この乗算アルゴリズムを用
いれば、例えばＡＭＩ符号のような絶対値の小さい信号
を乗数として取り扱う場合に乗算回路１１〜１６が動作
しないので、消費電力を大幅に削減することができる。
この実施例では約８０％削減可能である。
【００２２】この第二実施例は、図１、図４および図５
に示すように、乗数Ｙ1 、Ｙ2 、…、Ｙ14および被乗数
Ｘ1 、Ｘ2 、…、Ｘ24を入力して被乗数Ｘ1 、Ｘ2 、
…、Ｘ24の絶対値が「３」以下のときにＸ3 をＸ24に、
Ｘ2 をＸ23に、Ｘ1 をＸ22にシフトし、Ｘ21〜Ｘ1 をす
べて「０」にする乗算回路制御部４０と、乗算回路制御
部４０が出力するＹ1 、Ｙ2 、Ｙ3 を入力してＡ1 、Ｂ
1 、Ｃ1 を出力し、また、乗数Ｙ3 、Ｙ4 、Ｙ5 を入力
してＡ2 、Ｂ2 、Ｃ2 を出力し、…、また、乗数Ｙ12、
Ｙ13、Ｙ14を入力してＡ7 、Ｂ7 、Ｃ7 を出力する二次
ブースアルゴリズム部２０と、被乗数Ｘ1 、Ｘ2 、…、
Ｘ24が与えられ、そのＸ・２Ｘ演算切り替え部にＡ1 お
よびＢ1 が与えられ、加算・減算切り替え部にＣ1 が与
えられて加算部でけた上げ先見法加算を行う乗算器１１
と、また、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ
・２Ｘ演算切り替え部にＡ2 およびＢ2 が与えられ、加
算・減算切り替え部にＣ2 が与えられ加算部でけた上げ
先見法加算を行う乗算器１２と、…、また、被乗数
Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ・２Ｘ演算切り替
え部にＡ7 およびＢ7 が与えられ、加算・減算切り替え
部にＣ7 が与えられ加算部でけた上げ先見法加算を行う
乗算器１７と、乗算器１１ないし乗算器１７の演算結果
をシフト加算する加算器３０と、この加算器３０の演算
結果に対して最下位側に２１ビットシフトして乗算結果
Ｕ1 、Ｕ2 、…、Ｕ36、Ｕ37を生成する乗算結果制御部
５０とを備える。ここで、二次ブースアルゴリズム部２
０は与えられる一組の乗数Ｙ2i、Ｙ2i+1 、Ｙ2i+2に応
じて表２に示すＡ、Ｂ、Ｃの値を生成する。Ａは演算Ｘ
を、Ｂは演算２Ｘを乗算器のＸ・２Ｘ演算切り替え部に
指示し、Ｃは加算または減算の一方を加算・減算切り替
え部に指示する。
に示すように、乗数Ｙ1 、Ｙ2 、…、Ｙ14および被乗数
Ｘ1 、Ｘ2 、…、Ｘ24を入力して被乗数Ｘ1 、Ｘ2 、
…、Ｘ24の絶対値が「３」以下のときにＸ3 をＸ24に、
Ｘ2 をＸ23に、Ｘ1 をＸ22にシフトし、Ｘ21〜Ｘ1 をす
べて「０」にする乗算回路制御部４０と、乗算回路制御
部４０が出力するＹ1 、Ｙ2 、Ｙ3 を入力してＡ1 、Ｂ
1 、Ｃ1 を出力し、また、乗数Ｙ3 、Ｙ4 、Ｙ5 を入力
してＡ2 、Ｂ2 、Ｃ2 を出力し、…、また、乗数Ｙ12、
Ｙ13、Ｙ14を入力してＡ7 、Ｂ7 、Ｃ7 を出力する二次
ブースアルゴリズム部２０と、被乗数Ｘ1 、Ｘ2 、…、
Ｘ24が与えられ、そのＸ・２Ｘ演算切り替え部にＡ1 お
よびＢ1 が与えられ、加算・減算切り替え部にＣ1 が与
えられて加算部でけた上げ先見法加算を行う乗算器１１
と、また、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ
・２Ｘ演算切り替え部にＡ2 およびＢ2 が与えられ、加
算・減算切り替え部にＣ2 が与えられ加算部でけた上げ
先見法加算を行う乗算器１２と、…、また、被乗数
Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ・２Ｘ演算切り替
え部にＡ7 およびＢ7 が与えられ、加算・減算切り替え
部にＣ7 が与えられ加算部でけた上げ先見法加算を行う
乗算器１７と、乗算器１１ないし乗算器１７の演算結果
をシフト加算する加算器３０と、この加算器３０の演算
結果に対して最下位側に２１ビットシフトして乗算結果
Ｕ1 、Ｕ2 、…、Ｕ36、Ｕ37を生成する乗算結果制御部
５０とを備える。ここで、二次ブースアルゴリズム部２
０は与えられる一組の乗数Ｙ2i、Ｙ2i+1 、Ｙ2i+2に応
じて表２に示すＡ、Ｂ、Ｃの値を生成する。Ａは演算Ｘ
を、Ｂは演算２Ｘを乗算器のＸ・２Ｘ演算切り替え部に
指示し、Ｃは加算または減算の一方を加算・減算切り替
え部に指示する。
【００２３】図３に本発明の第二の実施例の乗算アルゴ
リズムを示す。この実施例の乗算アルゴリズムでは、被
乗数Ｘが「−３」、「−２」、「−１」、「０」、
「１」、「２」、「３」のときＸ24←Ｘ3 、Ｘ23←
Ｘ2 、Ｘ22←Ｘ1 にシフトし、他のビットを全て「０」
にする方法である。この実施例のアルゴリズムでは、被
乗数が｜Ｘ｜≦３の間で変化したときに、乗算器１１〜
１７のＭＳＢ側だけ動作し、ＬＳＢ側２１ビットは
「０」のままＸの変化の影響を受けない。この乗算アル
ゴリズムでも出力Ｕは２１ビットシフトした分を考慮す
る必要がある。すなわち、被乗数をＭＳＢ側に３ビット
シフトすると、その分を計算後に戻すべくＬＳＢ側に計
算結果を２１ビットシフトする。この乗算アルゴリズム
を用いれば、ＡＭＩ符号のような絶対値の小さい信号を
被乗数として取り扱う場合に乗算回路１１〜１７のＬＳ
Ｂ側２１ビットが動作しないので、消費電力を大幅に削
減することができる。この実施例では約８０％削減可能
である。
リズムを示す。この実施例の乗算アルゴリズムでは、被
乗数Ｘが「−３」、「−２」、「−１」、「０」、
「１」、「２」、「３」のときＸ24←Ｘ3 、Ｘ23←
Ｘ2 、Ｘ22←Ｘ1 にシフトし、他のビットを全て「０」
にする方法である。この実施例のアルゴリズムでは、被
乗数が｜Ｘ｜≦３の間で変化したときに、乗算器１１〜
１７のＭＳＢ側だけ動作し、ＬＳＢ側２１ビットは
「０」のままＸの変化の影響を受けない。この乗算アル
ゴリズムでも出力Ｕは２１ビットシフトした分を考慮す
る必要がある。すなわち、被乗数をＭＳＢ側に３ビット
シフトすると、その分を計算後に戻すべくＬＳＢ側に計
算結果を２１ビットシフトする。この乗算アルゴリズム
を用いれば、ＡＭＩ符号のような絶対値の小さい信号を
被乗数として取り扱う場合に乗算回路１１〜１７のＬＳ
Ｂ側２１ビットが動作しないので、消費電力を大幅に削
減することができる。この実施例では約８０％削減可能
である。
【００２４】この第三実施例は、図１、図６および図７
に示すように、乗数Ｙ1 、Ｙ2 、…、Ｙ14および被乗数
Ｘ1 、Ｘ2 、…、Ｘ24を入力して被乗数Ｘ1 、Ｘ2 、
…、Ｘ24の絶対値が「３」以下のときにＸ3 をＸ24に、
Ｘ2 をＸ23に、Ｘ1 をＸ22にシフトし、Ｘ21〜Ｘ1 をす
べて「０」にし、かつ、乗数Ｙ1 、Ｙ2 、…、Ｙ14の絶
対値が「３」以下のときにＹ3 をＹ14に、Ｙ2 をＹ
13に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1 をすべて
「０」にする乗算回路制御部４０と、乗算回路制御部４
０が出力するＹ1 、Ｙ2 、Ｙ3 を入力してＡ1 、Ｂ1 、
Ｃ1 を出力し、また、乗数Ｙ3 、Ｙ4 、Ｙ5 を入力して
Ａ2 、Ｂ2 、Ｃ2 を出力し、…、また、乗数Ｙ12、
Ｙ13、Ｙ14を入力してＡ7 、Ｂ7 、Ｃ7 を出力する二次
ブースアルゴリズム部２０と、被乗数Ｘ1 、Ｘ2 、…、
Ｘ24が与えられ、そのＸ・２Ｘ演算切り替え部にＡ1 お
よびＢ1 が与えられ、加算・減算切り替え部にＣ1 が与
えられて加算部でけた上げ先見法加算を行う乗算器１１
と、また、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ
・２Ｘ演算切り替え部にＡ2 およびＢ2 が与えられ、加
算・減算切り替え部にＣ2 が与えられ加算部でけた上げ
先見法加算を行う乗算器１２と、被除数Ｘ1 、Ｘ2 、
…、Ｘ24が与えられ、そのＸ・２Ｘ演算切り替え部にＡ
i およびＢi が与えられ、加算・減算切り替え部にＣi
が与えられて加算部でけた上げ先見法加算を行う乗算器
１i とまた、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、
Ｘ・２Ｘ演算切り替え部にＡ7 およびＢ7 が与えられ、
加算・減算切り替え部にＣ7 が与えられ加算部でけた上
げ先見法加算を行う乗算器１７と、乗算器１１ないし乗
算器１７の演算結果をシフト加算する加算器３０と、こ
の加算器３０の演算結果に対して最下位側に３２ビット
シフトして乗算結果Ｕ1 、Ｕ2 、…、Ｕ36、Ｕ37を生成
する乗算結果制御部５０とを備える。ここで、二次ブー
スアルゴリズム部２０は与えられる一組の乗数Ｙ2i、Ｙ
2i+1 、Ｙ2i+2に応じて表３に示すＡ、Ｂ、Ｃの値を生
成する。Ａは演算Ｘを、Ｂは演算２Ｘを乗算器のＸ・２
Ｘ演算切り替え部に指示し、Ｃは加算または減算の一方
を加算・減算切り替え部に指示する。図１中の乗算回路
制御部４０および乗算結果制御部５０はそれぞれ図４お
よび３に示すアルゴリズムになっている。この実施例の
乗算回路では、乗数Ｙが「−３」、「−２」、「−
１」、「０」、「１」、「２」、「３」および被乗数Ｘ
が「−３」、「−１」、「０」、「１」、「２」、
「３」のときに、乗算回路制御部４０では、Ｙ3 をＹ14
に、Ｙ2 をＹ13に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1
はすべて「０」にすると共に、Ｘ3 をＸ24に、Ｘ2 をＸ
23に、Ｘ1 をＸ22にシフトし、Ｘ21〜Ｘ1 は全て「０」
にしている。さらに、その演算結果を乗算結果制御部５
０で３２ビットＬＳＢ側にシフトしている。例としてＸ
＝１、Ｙ＝１のときにＸおよびＹともにシフトするとＸ
22、Ｙ12のみ「１」で他は全て「０」となる。したがっ
て、Ａ1 〜Ａ6 、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ5 はすべて
「０」なので、乗算器１１〜１６の出力はすべて「０」
となる。さらに乗算器１７もＬＳＢ側が全て「０」にな
る。次にＸが「３」にＹが「−１」に変化したときも同
様にシフトすれば、Ａ1 〜Ａ6 、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ
5 がすべて「０」となり、乗算器１１〜１６は変化しな
い。乗算器１７のＭＳＢ側数ビットのみがＸおよびＹの
変化の影響を受ける。この乗算回路を用いれば、例えば
ＡＭＩ符号のように絶対値の小さい信号が乗数および被
乗数として繰り返し出現する場合に、乗算器１１〜１６
および乗算器１７のＬＳＢ側が動作しないので、消費電
力を大幅に削減することができる。本実施例では約９５
％削減可能である。
に示すように、乗数Ｙ1 、Ｙ2 、…、Ｙ14および被乗数
Ｘ1 、Ｘ2 、…、Ｘ24を入力して被乗数Ｘ1 、Ｘ2 、
…、Ｘ24の絶対値が「３」以下のときにＸ3 をＸ24に、
Ｘ2 をＸ23に、Ｘ1 をＸ22にシフトし、Ｘ21〜Ｘ1 をす
べて「０」にし、かつ、乗数Ｙ1 、Ｙ2 、…、Ｙ14の絶
対値が「３」以下のときにＹ3 をＹ14に、Ｙ2 をＹ
13に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1 をすべて
「０」にする乗算回路制御部４０と、乗算回路制御部４
０が出力するＹ1 、Ｙ2 、Ｙ3 を入力してＡ1 、Ｂ1 、
Ｃ1 を出力し、また、乗数Ｙ3 、Ｙ4 、Ｙ5 を入力して
Ａ2 、Ｂ2 、Ｃ2 を出力し、…、また、乗数Ｙ12、
Ｙ13、Ｙ14を入力してＡ7 、Ｂ7 、Ｃ7 を出力する二次
ブースアルゴリズム部２０と、被乗数Ｘ1 、Ｘ2 、…、
Ｘ24が与えられ、そのＸ・２Ｘ演算切り替え部にＡ1 お
よびＢ1 が与えられ、加算・減算切り替え部にＣ1 が与
えられて加算部でけた上げ先見法加算を行う乗算器１１
と、また、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、Ｘ
・２Ｘ演算切り替え部にＡ2 およびＢ2 が与えられ、加
算・減算切り替え部にＣ2 が与えられ加算部でけた上げ
先見法加算を行う乗算器１２と、被除数Ｘ1 、Ｘ2 、
…、Ｘ24が与えられ、そのＸ・２Ｘ演算切り替え部にＡ
i およびＢi が与えられ、加算・減算切り替え部にＣi
が与えられて加算部でけた上げ先見法加算を行う乗算器
１i とまた、被乗数Ｘ1 、Ｘ2 、…、Ｘ24が与えられ、
Ｘ・２Ｘ演算切り替え部にＡ7 およびＢ7 が与えられ、
加算・減算切り替え部にＣ7 が与えられ加算部でけた上
げ先見法加算を行う乗算器１７と、乗算器１１ないし乗
算器１７の演算結果をシフト加算する加算器３０と、こ
の加算器３０の演算結果に対して最下位側に３２ビット
シフトして乗算結果Ｕ1 、Ｕ2 、…、Ｕ36、Ｕ37を生成
する乗算結果制御部５０とを備える。ここで、二次ブー
スアルゴリズム部２０は与えられる一組の乗数Ｙ2i、Ｙ
2i+1 、Ｙ2i+2に応じて表３に示すＡ、Ｂ、Ｃの値を生
成する。Ａは演算Ｘを、Ｂは演算２Ｘを乗算器のＸ・２
Ｘ演算切り替え部に指示し、Ｃは加算または減算の一方
を加算・減算切り替え部に指示する。図１中の乗算回路
制御部４０および乗算結果制御部５０はそれぞれ図４お
よび３に示すアルゴリズムになっている。この実施例の
乗算回路では、乗数Ｙが「−３」、「−２」、「−
１」、「０」、「１」、「２」、「３」および被乗数Ｘ
が「−３」、「−１」、「０」、「１」、「２」、
「３」のときに、乗算回路制御部４０では、Ｙ3 をＹ14
に、Ｙ2 をＹ13に、Ｙ1 をＹ12にシフトし、Ｙ11〜Ｙ1
はすべて「０」にすると共に、Ｘ3 をＸ24に、Ｘ2 をＸ
23に、Ｘ1 をＸ22にシフトし、Ｘ21〜Ｘ1 は全て「０」
にしている。さらに、その演算結果を乗算結果制御部５
０で３２ビットＬＳＢ側にシフトしている。例としてＸ
＝１、Ｙ＝１のときにＸおよびＹともにシフトするとＸ
22、Ｙ12のみ「１」で他は全て「０」となる。したがっ
て、Ａ1 〜Ａ6 、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ5 はすべて
「０」なので、乗算器１１〜１６の出力はすべて「０」
となる。さらに乗算器１７もＬＳＢ側が全て「０」にな
る。次にＸが「３」にＹが「−１」に変化したときも同
様にシフトすれば、Ａ1 〜Ａ6 、Ｂ1 〜Ｂ6 、Ｃ1 〜Ｃ
5 がすべて「０」となり、乗算器１１〜１６は変化しな
い。乗算器１７のＭＳＢ側数ビットのみがＸおよびＹの
変化の影響を受ける。この乗算回路を用いれば、例えば
ＡＭＩ符号のように絶対値の小さい信号が乗数および被
乗数として繰り返し出現する場合に、乗算器１１〜１６
および乗算器１７のＬＳＢ側が動作しないので、消費電
力を大幅に削減することができる。本実施例では約９５
％削減可能である。
【００２５】
【発明の効果】本発明は、以上説明したように、乗数お
よびまたは被乗数として絶対値が小さい信号を取り扱う
場合に、乗数または被乗数のどちらか一方をＭＳＢ側に
シフトすることにより乗数または被乗数が変化したとき
の乗算回路の動作率を下げ、消費電力を大幅に削減でき
る効果がある。
よびまたは被乗数として絶対値が小さい信号を取り扱う
場合に、乗数または被乗数のどちらか一方をＭＳＢ側に
シフトすることにより乗数または被乗数が変化したとき
の乗算回路の動作率を下げ、消費電力を大幅に削減でき
る効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】本発明の第一実施例の動作を示すフローチャー
ト。
ト。
【図３】本発明の第二実施例の動作を示すフローチャー
ト。
ト。
【図４】本発明の第三実施例の動作を示すフローチャー
ト。
ト。
【図５】本発明の第三実施例の動作を示すフローチャー
ト。
ト。
【図６】従来例の構成を示すブロック構成図。
【図７】従来例の動作を示すフローチャート。
１１〜１７ 乗算器 ２０ 二次ブースアルゴリズム部 ３０ 加算器 ４０ 乗算回路制御部５０ 乗算結果制御部
Claims (3)
- 【請求項１】 二次ブースアルゴリズムとけた上げ先見
法加算とを組み合わせて２の補数乗算を行う乗算手段を
備えた乗算回路において、乗数が所定のビット数以下のときに、前記乗算手段に入
力する乗数を最上位ビット位置までシフトし、最下位ビ
ットまでをすべて「０」にする乗数シフト手段と、乗算
結果を最下位側にシフトする乗算結果シフト手段と を備
えたことを特徴とする乗算回路。 - 【請求項２】 二次ブースアルゴリズムとけた上げ先見
法加算とを組み合わせて２の補数乗算を行う乗算手段を
備えた乗算回路において、被乗数が所定のビット数以下のときに、前記乗算手段に
入力する被乗数を最上位ビット位置までシフトし、最下
位ビットまでをすべて「０」にする被乗数シフト手段
と、乗算結果を最下位側にシフトする乗算結果シフト手
段と 備えたことを特徴とする乗算回路。 - 【請求項３】 二次ブースアルゴリズムとけた上げ先見
法加算とを組み合わせて２の補数乗算を行う乗算手段を
備えた乗算回路において、乗数が所定のビット数以下のときに、前記乗算手段に入
力する乗数を最上位ビット位置までシフトし、最下位ビ
ットまでをすべて「０」にする乗数シフト手段と、被乗
数が所定のビット数以下のときに、前記乗算手段に入力
する被乗数を最上位ビット位置までシフトし、最下位ビ
ットまでをすべて「０」にする被乗数シフト手段と、乗
算結果を最下位側にシフトする乗算結果シフト手段と を
備えたことを特徴とする乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255048A JP2996024B2 (ja) | 1992-09-24 | 1992-09-24 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255048A JP2996024B2 (ja) | 1992-09-24 | 1992-09-24 | 乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103031A JPH06103031A (ja) | 1994-04-15 |
| JP2996024B2 true JP2996024B2 (ja) | 1999-12-27 |
Family
ID=17273438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255048A Expired - Lifetime JP2996024B2 (ja) | 1992-09-24 | 1992-09-24 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996024B2 (ja) |
-
1992
- 1992-09-24 JP JP4255048A patent/JP2996024B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103031A (ja) | 1994-04-15 |
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