JP3482817B2 - 商ディジット選択回路および除算演算器 - Google Patents
商ディジット選択回路および除算演算器Info
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- JP3482817B2 JP3482817B2 JP13965397A JP13965397A JP3482817B2 JP 3482817 B2 JP3482817 B2 JP 3482817B2 JP 13965397 A JP13965397 A JP 13965397A JP 13965397 A JP13965397 A JP 13965397A JP 3482817 B2 JP3482817 B2 JP 3482817B2
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Description
【０００１】
【発明の属する技術分野】本発明は除算演算器に関し、
特にＳＲＴ法に基づく、ハードウエア量を低く抑さえる
ことを目的とした除算演算器における、商ディジットの
選択方法に関する。
特にＳＲＴ法に基づく、ハードウエア量を低く抑さえる
ことを目的とした除算演算器における、商ディジットの
選択方法に関する。
【０００２】
【従来の技術】計算機システムにおいて除算演算を行う
方法としては、商を上位から順に求め、その都度部分剰
余を計算する減算シフト型除算法、およびニュートン・
ラフソン法等に代表される乗算収束型除算法の２種に大
別される。以下、Ｎを被除数，Ｄを除数とし、Ｎ／Ｄの
除算の商および剰余を、２進の減算シフト型除算法にて
演算する方法を示す。なお、Ｎ，Ｄはそれぞれ、１／２
≦Ｎ＜１，１≦Ｄ＜２を満たすものとする。
方法としては、商を上位から順に求め、その都度部分剰
余を計算する減算シフト型除算法、およびニュートン・
ラフソン法等に代表される乗算収束型除算法の２種に大
別される。以下、Ｎを被除数，Ｄを除数とし、Ｎ／Ｄの
除算の商および剰余を、２進の減算シフト型除算法にて
演算する方法を示す。なお、Ｎ，Ｄはそれぞれ、１／２
≦Ｎ＜１，１≦Ｄ＜２を満たすものとする。
【０００３】ｊ桁目の商ディジットが決定した後の部分
剰余をＲ(ｊ)，除数をＤ，ｊ＋１桁目の商ディジットを
ｑ(ｊ＋１)，ｊ＋１桁目まで求めた商をＱ(ｊ＋１)とす
ると、減算シフト型除算法では、
剰余をＲ(ｊ)，除数をＤ，ｊ＋１桁目の商ディジットを
ｑ(ｊ＋１)，ｊ＋１桁目まで求めた商をＱ(ｊ＋１)とす
ると、減算シフト型除算法では、
【０００４】
【数１】Ｒ(ｊ＋１)＝２×Ｒ(ｊ)−ｑ(ｊ＋１)×Ｄ
Ｑ(ｊ＋１)＝Ｑ(ｊ)＋ｑ(ｊ＋１)×２＾(−(ｊ＋１)）
なる漸化式に従い、所望の桁数まで商を順次求めてい
く。なお、部分剰余の初期値Ｒ(０)は被除数Ｎに等し
く、商の初期値Ｑ(０)は０である。また、ａ＾ｂは、ａ
のｂ乗を示している。
く。なお、部分剰余の初期値Ｒ(０)は被除数Ｎに等し
く、商の初期値Ｑ(０)は０である。また、ａ＾ｂは、ａ
のｂ乗を示している。
【０００５】各々の繰り返しにおける商ディジットｑ
(ｊ＋１)を決定する方法としては、引き戻し法，引き放
し法，ＳＲＴ法などがある。なお、ＳＲＴ法は引き放し
法の一種である。引き戻し法では、剰余Ｒは常に正また
は０となるが、引き放し法では剰余Ｒは負になる可能性
がある。引き放し法により除算を行い、剰余が負となっ
たとき、剰余を正の値とするためには、除算の結果得ら
れた剰余に除数を加え、商の最下位ビットから１を引
く、といった補正が必要となる。
(ｊ＋１)を決定する方法としては、引き戻し法，引き放
し法，ＳＲＴ法などがある。なお、ＳＲＴ法は引き放し
法の一種である。引き戻し法では、剰余Ｒは常に正また
は０となるが、引き放し法では剰余Ｒは負になる可能性
がある。引き放し法により除算を行い、剰余が負となっ
たとき、剰余を正の値とするためには、除算の結果得ら
れた剰余に除数を加え、商の最下位ビットから１を引
く、といった補正が必要となる。
【０００６】図７は、入力Ｎ，Ｄに対し、Ｎ／Ｄの除算
を行い、商Ｑおよび剰余Ｒを出力する、減算シフト型除
算法を用いた除算演算器の一例である。なおＮ，Ｄはそ
れぞれ、１／２≦Ｎ＜１，１≦Ｄ＜２を満たすものとす
る。なお、Ｄが０の場合など、例外を起こす場合につい
ては別途例外処理が必要であるが、図７ではこの例外処
理部については省略してある。
を行い、商Ｑおよび剰余Ｒを出力する、減算シフト型除
算法を用いた除算演算器の一例である。なおＮ，Ｄはそ
れぞれ、１／２≦Ｎ＜１，１≦Ｄ＜２を満たすものとす
る。なお、Ｄが０の場合など、例外を起こす場合につい
ては別途例外処理が必要であるが、図７ではこの例外処
理部については省略してある。
【０００７】まず、最初のサイクルにおいて、ループ制
御回路１０５によってセレクタ202,２０３を入力側の選
択にし、レジスタ３０２，３０３にＤ，Ｎを書き込む。
このとき同時に、セレクタ２０１により、レジスタ３０
１に商Ｑ(ｊ)の初期値Ｑ(０)として０を書き込む。そし
て、次のサイクルから、減算シフト型除算が開始する。
ｊ回目の繰り返しでは、まず商ディジット選択回路１０
１において、Ｒ(ｊ)の値から最初の商ディジットｑ(ｊ
＋１)を決定する。部分剰余更新回路１０２では、ｑ(ｊ
＋１)と前回までの部分剰余Ｒ(ｊ)，除数Ｄから新たな
部分剰余Ｒ(ｊ＋１）を計算する。また、商更新回路１
０３では、ｑ(ｊ＋１)と、前回までの繰り返しで求めら
れた商Ｑ(ｊ)から、新たな商Ｑ(ｊ＋１)を計算する。こ
の間、セレクタ２０１〜２０３ではループ制御回路１０
５によって、ループからの出力が選択されるように設定
し、新たに得られたＱ(ｊ＋１)，Ｒ(ｊ＋１)をレジスタ
301,３０３に書き込む。この繰り返し動作を、所望の桁
数の商が求められるまで繰り返す。
御回路１０５によってセレクタ202,２０３を入力側の選
択にし、レジスタ３０２，３０３にＤ，Ｎを書き込む。
このとき同時に、セレクタ２０１により、レジスタ３０
１に商Ｑ(ｊ)の初期値Ｑ(０)として０を書き込む。そし
て、次のサイクルから、減算シフト型除算が開始する。
ｊ回目の繰り返しでは、まず商ディジット選択回路１０
１において、Ｒ(ｊ)の値から最初の商ディジットｑ(ｊ
＋１)を決定する。部分剰余更新回路１０２では、ｑ(ｊ
＋１)と前回までの部分剰余Ｒ(ｊ)，除数Ｄから新たな
部分剰余Ｒ(ｊ＋１）を計算する。また、商更新回路１
０３では、ｑ(ｊ＋１)と、前回までの繰り返しで求めら
れた商Ｑ(ｊ)から、新たな商Ｑ(ｊ＋１)を計算する。こ
の間、セレクタ２０１〜２０３ではループ制御回路１０
５によって、ループからの出力が選択されるように設定
し、新たに得られたＱ(ｊ＋１)，Ｒ(ｊ＋１)をレジスタ
301,３０３に書き込む。この繰り返し動作を、所望の桁
数の商が求められるまで繰り返す。
【０００８】最後に、商・剰余の補正回路１０４におい
て、商・剰余の補正が行われる。この補正回路では、剰
余が負となった場合、剰余が正になるように商・剰余を
補正する回路である。従って、剰余が常に正となる引き
戻し法を用いた場合、この補正は不要である。なお、除
算演算器の出力として剰余を必要とせず、剰余が０か否
か（割り切れたかどうか）のみを必要とする場合は、補
正回路１０４では剰余の正負の判定による商の補正と、
剰余が０に等しいかどうかの判定を行えばよい。一方、
剰余の値も必要とする場合は、剰余が負であったとき
は、商の補正の他に、剰余に除数を加え、その結果を新
たな剰余とする必要がある。
て、商・剰余の補正が行われる。この補正回路では、剰
余が負となった場合、剰余が正になるように商・剰余を
補正する回路である。従って、剰余が常に正となる引き
戻し法を用いた場合、この補正は不要である。なお、除
算演算器の出力として剰余を必要とせず、剰余が０か否
か（割り切れたかどうか）のみを必要とする場合は、補
正回路１０４では剰余の正負の判定による商の補正と、
剰余が０に等しいかどうかの判定を行えばよい。一方、
剰余の値も必要とする場合は、剰余が負であったとき
は、商の補正の他に、剰余に除数を加え、その結果を新
たな剰余とする必要がある。
【０００９】以下、ＳＲＴ法による、商ディジットの決
定方法について述べる。
定方法について述べる。
【００１０】２進のＳＲＴ法では、ｊ＋１回目に得る商
ディジットｑ(ｊ＋１)は、以下の条件によって決定され
る。
ディジットｑ(ｊ＋１)は、以下の条件によって決定され
る。
【００１１】
【数２】０＜２×Ｒ(ｊ)： ｑ(ｊ＋１)＝１
−Ｄ＜２×Ｒ(ｊ)＜Ｄ： ｑ(ｊ＋１)＝０
２×Ｒ(ｊ)＜０： ｑ(ｊ＋１)＝−１
すなわち、０＜２×Ｒ(ｊ)＜Ｄならばｑ(ｊ＋１)を１，
０のいずれにしてもよく、−Ｄ＜２×Ｒ(ｊ)＜０ならば
ｑ(ｊ＋１)を０，−１のいずれにしてもよい。なお、こ
の選択規則を用いれば、任意のｊに対し、−Ｄ≦Ｒ(ｊ)
＜Ｄを満たす。
０のいずれにしてもよく、−Ｄ＜２×Ｒ(ｊ)＜０ならば
ｑ(ｊ＋１)を０，−１のいずれにしてもよい。なお、こ
の選択規則を用いれば、任意のｊに対し、−Ｄ≦Ｒ(ｊ)
＜Ｄを満たす。
【００１２】このように、商ディジットを決定するＲ
(ｊ)の範囲の隣り合う領域に重なりがあるので、商の選
択において部分剰余の正確な大小判定を不要とすること
ができる。したがって、部分剰余を桁上げ保存形式で表
し、符号桁を含めてその上位３桁までで商の選択を行う
ことにより、部分剰余の更新の際にキャリーを伝播させ
る必要がなくなり、演算速度を向上させることができ
る。
(ｊ)の範囲の隣り合う領域に重なりがあるので、商の選
択において部分剰余の正確な大小判定を不要とすること
ができる。したがって、部分剰余を桁上げ保存形式で表
し、符号桁を含めてその上位３桁までで商の選択を行う
ことにより、部分剰余の更新の際にキャリーを伝播させ
る必要がなくなり、演算速度を向上させることができ
る。
【００１３】除数Ｄが、１＜Ｄ＜２を満たすように正規
化されているなら、上記の選択条件は、桁上げ保存形式
で表された部分剰余の上位３桁の値ＲＲ(ｊ)を用いて、
化されているなら、上記の選択条件は、桁上げ保存形式
で表された部分剰余の上位３桁の値ＲＲ(ｊ)を用いて、
【００１４】
【数３】
０≦ＲＲ(ｊ)： ｑ(ｊ＋１)＝１
−１／２≦ＲＲ(ｊ)＜０： ｑ(ｊ＋１)＝０
ＲＲ(ｊ)＜−１／２： ｑ(ｊ＋１)＝−１
とすることができる。このように、部分剰余の上位３ビ
ットの値のみで商ディジットを決定することができ、部
分剰余の計算は、桁上げ保存加算により高速に行うこと
ができる。図３は、この商ディジットの決定方法をＲＲ
(ｊ)の値によって示した表である。図３の表の、一番右
の列は、対応するＲＲ(ｊ)の値の時の、Ｒ(ｊ)の取り得
る値の範囲を示している。なお、“［”は境界を含む
が、“）”は境界を含まない。たとえば、ＲＲ(ｊ)が
“０１１”の時は、Ｒ(ｊ)の取り得る値の範囲が３／２
≦Ｒ(ｊ)＜２であることを示す。また、図４は、上記の
商ディジット決定方法を実現する論理回路である。
ットの値のみで商ディジットを決定することができ、部
分剰余の計算は、桁上げ保存加算により高速に行うこと
ができる。図３は、この商ディジットの決定方法をＲＲ
(ｊ)の値によって示した表である。図３の表の、一番右
の列は、対応するＲＲ(ｊ)の値の時の、Ｒ(ｊ)の取り得
る値の範囲を示している。なお、“［”は境界を含む
が、“）”は境界を含まない。たとえば、ＲＲ(ｊ)が
“０１１”の時は、Ｒ(ｊ)の取り得る値の範囲が３／２
≦Ｒ(ｊ)＜２であることを示す。また、図４は、上記の
商ディジット決定方法を実現する論理回路である。
【００１５】図４では、Ｒ(ｊ)のサムビットの上位３ビ
ットをそれぞれ上位からＲＳＳ(ｊ)，ＲＳ０(ｊ)，ＲＳ
１(ｊ)，キャリービットの上位３ビットをそれぞれ上位
からＲＣＳ(ｊ)，ＲＣ０(ｊ)，ＲＣ１(ｊ)としている。
また、ＲＲ(ｊ)の３ビットの値は上位からそれぞれＲＲ
Ｓ(ｊ)，ＲＲ０(ｊ)，ＲＲ１(ｊ)としている。なお、Ｒ
ＳＳ(ｊ)，ＲＣＳ(ｊ)，ＲＲＳ(ｊ)はそれぞれ、Ｒ(ｊ)
のサムの符号ビット，キャリーの符号ビット，ＲＲ(ｊ)
の符号ビットである。ｑｐ，ｑｎ，ｑｚは、ｑ(ｊ＋１)
としてそれぞれ１，０，−１を選択したときに１とな
る。
ットをそれぞれ上位からＲＳＳ(ｊ)，ＲＳ０(ｊ)，ＲＳ
１(ｊ)，キャリービットの上位３ビットをそれぞれ上位
からＲＣＳ(ｊ)，ＲＣ０(ｊ)，ＲＣ１(ｊ)としている。
また、ＲＲ(ｊ)の３ビットの値は上位からそれぞれＲＲ
Ｓ(ｊ)，ＲＲ０(ｊ)，ＲＲ１(ｊ)としている。なお、Ｒ
ＳＳ(ｊ)，ＲＣＳ(ｊ)，ＲＲＳ(ｊ)はそれぞれ、Ｒ(ｊ)
のサムの符号ビット，キャリーの符号ビット，ＲＲ(ｊ)
の符号ビットである。ｑｐ，ｑｎ，ｑｚは、ｑ(ｊ＋１)
としてそれぞれ１，０，−１を選択したときに１とな
る。
【００１６】次に、図４の論理回路の動作を説明する。
３ビット加算器５１により、桁上げ保存形式で表示され
た部分剰余Ｒ(ｊ)の上位３ビットからＲＲ(ｊ)を生成す
る。ＲＲ(ｊ)の符号ビットＲＲＳ(ｊ)が０である時は、
ゲート４によりｑｐが１となる。このとき、ｑｚはゲー
ト１２により、ｑｎはゲート２，３，２４，１３により
いずれも０となる。同様に、ＲＲ(ｊ)の値が“０００”
であるときはゲート１２によりｑｚが１となる。また、
ＲＲＳ(ｊ)が１で、ＲＲ１(ｊ)，ＲＲ２(ｊ)が同時に１
でなければ、ゲート２，３，２４，１３によりｑｎが１
となる。
３ビット加算器５１により、桁上げ保存形式で表示され
た部分剰余Ｒ(ｊ)の上位３ビットからＲＲ(ｊ)を生成す
る。ＲＲ(ｊ)の符号ビットＲＲＳ(ｊ)が０である時は、
ゲート４によりｑｐが１となる。このとき、ｑｚはゲー
ト１２により、ｑｎはゲート２，３，２４，１３により
いずれも０となる。同様に、ＲＲ(ｊ)の値が“０００”
であるときはゲート１２によりｑｚが１となる。また、
ＲＲＳ(ｊ)が１で、ＲＲ１(ｊ)，ＲＲ２(ｊ)が同時に１
でなければ、ゲート２，３，２４，１３によりｑｎが１
となる。
【００１７】なお、ＳＲＴ法は引き放し法の一種であ
り、最終的に剰余が負になる場合がある。剰余の正確な
値を必要とする場合、最終的に剰余が負になった場合
は、商・剰余補正回路において商の最下位ビットから１
を減じ、剰余に除数を加える、といった処理が必要であ
る。一方、剰余の正確な値は必要ではなく、剰余が０か
否かの判定のみが必要である場合、その剰余が０である
ことを判定するためには、商・剰余補正処理にて桁上げ
保存形式で表された最終剰余が、０に等しいかどうかに
加えて、−Ｄに等しいかどうかを判定する必要がある。
り、最終的に剰余が負になる場合がある。剰余の正確な
値を必要とする場合、最終的に剰余が負になった場合
は、商・剰余補正回路において商の最下位ビットから１
を減じ、剰余に除数を加える、といった処理が必要であ
る。一方、剰余の正確な値は必要ではなく、剰余が０か
否かの判定のみが必要である場合、その剰余が０である
ことを判定するためには、商・剰余補正処理にて桁上げ
保存形式で表された最終剰余が、０に等しいかどうかに
加えて、−Ｄに等しいかどうかを判定する必要がある。
【００１８】この剰余の正確な値を必要としない除算演
算器における、剰余が０または−Ｄに等しいか否かの判
定を簡単化する手段として、部分剰余Ｒ(ｊ)が必ず−Ｄ
にならないように商ディジットを決定する方法が“プロ
シーディングズ オブ １２ｔｈ シンポジウム オン
コンピュータ アリズメティク（Proc.12th Symp．Co
mputer Arithmetic)，ｐｐ１５５〜，１９９５”および
“電子情報通信学会技術報告，１９９５年１０月，２
９頁〜”にて提案されている。
算器における、剰余が０または−Ｄに等しいか否かの判
定を簡単化する手段として、部分剰余Ｒ(ｊ)が必ず−Ｄ
にならないように商ディジットを決定する方法が“プロ
シーディングズ オブ １２ｔｈ シンポジウム オン
コンピュータ アリズメティク（Proc.12th Symp．Co
mputer Arithmetic)，ｐｐ１５５〜，１９９５”および
“電子情報通信学会技術報告，１９９５年１０月，２
９頁〜”にて提案されている。
【００１９】この方法では、商を決定する際に、桁上げ
保存で表された部分剰余の上位３桁の加算結果の他に、
上位から４桁目のサムビットとキャリービットの論理和
Ｒｘも商の決定に用いることにより、ｑ(ｊ＋１)＝１と
するＲ(ｊ)の最小値を０よりも大きくしている。
保存で表された部分剰余の上位３桁の加算結果の他に、
上位から４桁目のサムビットとキャリービットの論理和
Ｒｘも商の決定に用いることにより、ｑ(ｊ＋１)＝１と
するＲ(ｊ)の最小値を０よりも大きくしている。
【００２０】図５は、この商ディジットの決定方法を示
した表である。なお図５の表の中で、記号“＊”はドン
トケアであることを示している。また、表の一番右側の
列は、ＲＲ(ｊ)およびＲｘが対応する値となったとき
の、Ｒ(ｊ)の取り得る値の範囲を示している。図５か
ら、商ディジットｑ(ｊ＋１)は以下の条件で決定され
る。
した表である。なお図５の表の中で、記号“＊”はドン
トケアであることを示している。また、表の一番右側の
列は、ＲＲ(ｊ)およびＲｘが対応する値となったとき
の、Ｒ(ｊ)の取り得る値の範囲を示している。図５か
ら、商ディジットｑ(ｊ＋１)は以下の条件で決定され
る。
【００２１】
【数４】
１／４≦Ｒ(ｊ)＜２： ｑ(ｊ＋１)＝１
−１／２≦Ｒ(ｊ)＜１／２： ｑ(ｊ＋１)＝０
−２≦Ｒ(ｊ)＜０： ｑ(ｊ＋１)＝−１
このように、図５に示される商ディジットの決定方法を
用いることにより、ｑ(ｊ＋１)＝１となる時のＲＲ(ｊ)
の最小値が１／４となり、Ｒ(ｊ)が０となったときにｑ
(ｊ＋１)＝１とはならないので、この選択規則を用いれ
ば、任意のｊに対し、−Ｄ＜Ｒ(ｊ)＜Ｄとなり、部分剰
余が−Ｄとなることはない。したがって、最終剰余が−
Ｄに等しいかどうかを判定する必要がなくなり、最後の
商・剰余の補正を簡単にすることができる。
用いることにより、ｑ(ｊ＋１)＝１となる時のＲＲ(ｊ)
の最小値が１／４となり、Ｒ(ｊ)が０となったときにｑ
(ｊ＋１)＝１とはならないので、この選択規則を用いれ
ば、任意のｊに対し、−Ｄ＜Ｒ(ｊ)＜Ｄとなり、部分剰
余が−Ｄとなることはない。したがって、最終剰余が−
Ｄに等しいかどうかを判定する必要がなくなり、最後の
商・剰余の補正を簡単にすることができる。
【００２２】図６は、図５の商ディジット決定方法を実
現する論理回路である。
現する論理回路である。
【００２３】図６では、図４と比較して、部分剰余Ｒ
(ｊ)の上位から４ビット目のサムビットおよびキャリー
ビット，ＲＳ２(ｊ)およびＲＣ２(ｊ)から、ゲート２１
によりＲｘを生成し、このＲｘも商ディジット決定に用
いている。
(ｊ)の上位から４ビット目のサムビットおよびキャリー
ビット，ＲＳ２(ｊ)およびＲＣ２(ｊ)から、ゲート２１
によりＲｘを生成し、このＲｘも商ディジット決定に用
いている。
【００２４】次に、図６の論理回路の動作を説明する。
３ビット加算器５１により、桁上げ保存形式で表示され
た部分剰余Ｒ(ｊ)の上位３ビットからＲＲ(ｊ)、および
ゲート２１によりＲ(ｊ)の上位から４ビット目のサム，
キャリーの論理和Ｒｘを生成する。ＲＲ(ｊ)の符号ビッ
トＲＲＳ(ｊ)が０でかつ、ＲＲ０(ｊ)，ＲＲ１(ｊ)，Ｒ
ｘが同時に０でない時は、図５からｑ(ｊ＋１)は１であ
り、ゲート４，２２，１１によりｑｐを１にする。この
とき、ｑｚはゲート３１，１２，２３により、ｑｎはゲ
ート２，３，２４，１３によりいずれも０となる。同様
に、ＲＲ(ｊ)の値が“０００”でかつＲｘ＝０のときは
ゲート３１，２３によりｑｚが１に、ＲＲ(ｊ)の値が
“１１１”のときはゲート１２，２３により同じくｑｚ
が１になる。また、ＲＲＳ(ｊ)が１で、ＲＲ１(ｊ)，Ｒ
Ｒ２(ｊ)，Ｒｘが同時に１でなければ、ゲート２，３，
２４，１３によりｑｎが１となる。
３ビット加算器５１により、桁上げ保存形式で表示され
た部分剰余Ｒ(ｊ)の上位３ビットからＲＲ(ｊ)、および
ゲート２１によりＲ(ｊ)の上位から４ビット目のサム，
キャリーの論理和Ｒｘを生成する。ＲＲ(ｊ)の符号ビッ
トＲＲＳ(ｊ)が０でかつ、ＲＲ０(ｊ)，ＲＲ１(ｊ)，Ｒ
ｘが同時に０でない時は、図５からｑ(ｊ＋１)は１であ
り、ゲート４，２２，１１によりｑｐを１にする。この
とき、ｑｚはゲート３１，１２，２３により、ｑｎはゲ
ート２，３，２４，１３によりいずれも０となる。同様
に、ＲＲ(ｊ)の値が“０００”でかつＲｘ＝０のときは
ゲート３１，２３によりｑｚが１に、ＲＲ(ｊ)の値が
“１１１”のときはゲート１２，２３により同じくｑｚ
が１になる。また、ＲＲＳ(ｊ)が１で、ＲＲ１(ｊ)，Ｒ
Ｒ２(ｊ)，Ｒｘが同時に１でなければ、ゲート２，３，
２４，１３によりｑｎが１となる。
【００２５】図４と図６を比較すると、部分剰余の４ビ
ット目の論理和を商ディジットの決定に用いている分回
路量が増加しているが、図７の商・剰余補正回路１０４
における、剰余が−Ｄに等しいかどうかの判定が不要に
なることによる、ハードウエア量の削減の効果の方が大
きい。
ット目の論理和を商ディジットの決定に用いている分回
路量が増加しているが、図７の商・剰余補正回路１０４
における、剰余が−Ｄに等しいかどうかの判定が不要に
なることによる、ハードウエア量の削減の効果の方が大
きい。
【００２６】
【発明が解決しようとする課題】以上述べた商ディジッ
トの決定方法は、１＜Ｄ＜２の時には正しく動作する。
Ｄ＝１の時にこれらの決定方法を用いると、Ｒ(ｊ)＝−
１／２となったときに、ｑ(ｊ＋１)として０を選択する
場合がある。この時、Ｒ(ｊ＋１)＝２×Ｒ(ｊ)−ｑ(ｊ
＋１)×Ｄ＝−１(＝−Ｄ)となり、割り切れ演算であっ
ても最終的に剰余が０とならない。従って、剰余が０か
否かのみを必要とする除算演算器で上記の決定方法を用
いた場合には、Ｄ＝１かどうかの判定、および、Ｄ＝１
の場合における特殊な補正処理が必要であった。
トの決定方法は、１＜Ｄ＜２の時には正しく動作する。
Ｄ＝１の時にこれらの決定方法を用いると、Ｒ(ｊ)＝−
１／２となったときに、ｑ(ｊ＋１)として０を選択する
場合がある。この時、Ｒ(ｊ＋１)＝２×Ｒ(ｊ)−ｑ(ｊ
＋１)×Ｄ＝−１(＝−Ｄ)となり、割り切れ演算であっ
ても最終的に剰余が０とならない。従って、剰余が０か
否かのみを必要とする除算演算器で上記の決定方法を用
いた場合には、Ｄ＝１かどうかの判定、および、Ｄ＝１
の場合における特殊な補正処理が必要であった。
【００２７】本発明は、Ｄ＝１のときにも正しく動作す
る商ディジットの決定方法を用いることにより、上記の
ようなＤ＝１の場合における特別な処理を不要とし、商
・剰余補正に用いるハードウエア量を削減する。
る商ディジットの決定方法を用いることにより、上記の
ようなＤ＝１の場合における特別な処理を不要とし、商
・剰余補正に用いるハードウエア量を削減する。
【００２８】
【課題を解決するための手段】従来の商ディジット決定
方法の問題点は、Ｒ(ｊ)＝−１／２の時にｑ(ｊ＋１)と
して０を選択する場合のある点にある。本発明では、ｑ
(ｊ＋１)として０を選択するＲ(ｊ)の値の範囲を、−１
／２を含まないように、すなわち、ｑ(ｊ＋１)＝０とす
るＲ(ｊ)の最小値を−１／２より大きく設定する。こう
することにより、Ｒ(ｊ)＝−１／２の時はｑ(ｊ＋１)は
必ず−１となり、Ｒ(ｊ)＝−１(＝−Ｄ)となることはな
い。
方法の問題点は、Ｒ(ｊ)＝−１／２の時にｑ(ｊ＋１)と
して０を選択する場合のある点にある。本発明では、ｑ
(ｊ＋１)として０を選択するＲ(ｊ)の値の範囲を、−１
／２を含まないように、すなわち、ｑ(ｊ＋１)＝０とす
るＲ(ｊ)の最小値を−１／２より大きく設定する。こう
することにより、Ｒ(ｊ)＝−１／２の時はｑ(ｊ＋１)は
必ず−１となり、Ｒ(ｊ)＝−１(＝−Ｄ)となることはな
い。
【００２９】
【発明の実施の形態】図１は本発明による商ディジット
の決定方法を示した表である。なお図１の表の中で、記
号“＊”はドントケアであることを示している。また、
表の一番右側の列は、ＲＲ(ｊ)およびＲｘが対応する値
となったときのＲ(ｊ)の取り得る値の範囲を示してい
る。
の決定方法を示した表である。なお図１の表の中で、記
号“＊”はドントケアであることを示している。また、
表の一番右側の列は、ＲＲ(ｊ)およびＲｘが対応する値
となったときのＲ(ｊ)の取り得る値の範囲を示してい
る。
【００３０】この商ディジット決定方法の特徴は、図５
に示した商決定方法に対して、ＲＲ(ｊ)＝“１１１”の
場合でもＲｘを用いている点にある。これにより、ｑ
(ｊ＋１)＝０を選択するＲ(ｊ)の値の最小値を−１／４
としている。また、ＲＲ(ｊ)＝“１１１”で、Ｒｘ＝０
のときは、−１／２≦Ｒ(ｊ)＜０なので、ｑ(ｊ＋１)＝
−１とすればよい。
に示した商決定方法に対して、ＲＲ(ｊ)＝“１１１”の
場合でもＲｘを用いている点にある。これにより、ｑ
(ｊ＋１)＝０を選択するＲ(ｊ)の値の最小値を−１／４
としている。また、ＲＲ(ｊ)＝“１１１”で、Ｒｘ＝０
のときは、−１／２≦Ｒ(ｊ)＜０なので、ｑ(ｊ＋１)＝
−１とすればよい。
【００３１】この規則により、商ディジットｑ(ｊ＋１)
は以下のように決定される。
は以下のように決定される。
【００３２】
【数５】
１／４≦Ｒ(ｊ)＜２： ｑ(ｊ＋１)＝１
−１／４≦Ｒ(ｊ)＜１／２： ｑ(ｊ＋１)＝０
−２≦Ｒ(ｊ)＜０： ｑ(ｊ＋１)＝−１
この選択規則は、１≦Ｄ＜２なる除数Ｄに対して、前記
数２に示されたＳＲＴ法の商ディジット選択規則を満足
するので、この方法を用いた場合でも除算は正しく実行
される。さらにＤ＝１の場合でも剰余が−Ｄになること
はないので、１≦Ｄ＜２なる除数Ｄに対して、最後の商
・部分剰余の補正に用いられるハードウエア量を大幅に
削減することができる。
数２に示されたＳＲＴ法の商ディジット選択規則を満足
するので、この方法を用いた場合でも除算は正しく実行
される。さらにＤ＝１の場合でも剰余が−Ｄになること
はないので、１≦Ｄ＜２なる除数Ｄに対して、最後の商
・部分剰余の補正に用いられるハードウエア量を大幅に
削減することができる。
【００３３】図２は、上記の商ディジット決定方法を実
現する論理回路である。３ビット加算器５１およびゲー
ト２１によりＲＲ(ｊ)およびＲｘを生成する点は図６と
同じである。図６と異なる点は、ＲＲ(ｊ)の値が“１１
１”のとき、Ｒｘが１ならばゲート１，１２，２３によ
りｑｚが１に、Ｒｘが０ならばゲート１，２，３，２
４，１３によりｑｎの方が１となる。その他の商ディジ
ットを決定する動作については、図６の論理回路と同じ
である。
現する論理回路である。３ビット加算器５１およびゲー
ト２１によりＲＲ(ｊ)およびＲｘを生成する点は図６と
同じである。図６と異なる点は、ＲＲ(ｊ)の値が“１１
１”のとき、Ｒｘが１ならばゲート１，１２，２３によ
りｑｚが１に、Ｒｘが０ならばゲート１，２，３，２
４，１３によりｑｎの方が１となる。その他の商ディジ
ットを決定する動作については、図６の論理回路と同じ
である。
【００３４】図２を図４，図６と比較すればわかるよう
に、従来の商ディジット決定方法に比べ、回路量が増加
しているが、除算演算器全体で見ればこの増分はわずか
であり、むしろ補正回路の削減による効果の方が大き
い。
に、従来の商ディジット決定方法に比べ、回路量が増加
しているが、除算演算器全体で見ればこの増分はわずか
であり、むしろ補正回路の削減による効果の方が大き
い。
【００３５】
【発明の効果】以上述べてきたとおり、本発明による商
ディジット決定回路により、１≦Ｄ＜２なる除数Ｄに対
して−Ｄ＜Ｒ(ｊ)＜Ｄが満たされ、Ｄ＝１の時の商・剰
余の補正が不要となり、図７における商・剰余補正回路
１０４においてＤ＝１であるかどうかの判定が不要とな
る。
ディジット決定回路により、１≦Ｄ＜２なる除数Ｄに対
して−Ｄ＜Ｒ(ｊ)＜Ｄが満たされ、Ｄ＝１の時の商・剰
余の補正が不要となり、図７における商・剰余補正回路
１０４においてＤ＝１であるかどうかの判定が不要とな
る。
【００３６】１ゲート＝２入力ＮＡＮＤ（否定論理積）
の換算にて回路量の削減効果を評価すると、図２の商デ
ィジット決定回路を用いることにより、商・剰余補正回
路の回路量は９００ゲートとなり、図６の回路を用いた
場合の９５０ゲートに対して、Ｄ＝１と判定する回路が
不要な分およそ５０ゲートの回路量の削減となる。これ
に対して、商ディジット決定回路１０１では図６の回路
にておよそ４０ゲートであるのに対し図２の回路を用い
た場合は１ゲート程度の増加に過ぎない。除算演算器全
体で考えれば、図６の回路を用いた場合でおよそ６６０
０ゲートであるのに対し、図２の回路を用いればおよそ
５０ゲート削減できる。
の換算にて回路量の削減効果を評価すると、図２の商デ
ィジット決定回路を用いることにより、商・剰余補正回
路の回路量は９００ゲートとなり、図６の回路を用いた
場合の９５０ゲートに対して、Ｄ＝１と判定する回路が
不要な分およそ５０ゲートの回路量の削減となる。これ
に対して、商ディジット決定回路１０１では図６の回路
にておよそ４０ゲートであるのに対し図２の回路を用い
た場合は１ゲート程度の増加に過ぎない。除算演算器全
体で考えれば、図６の回路を用いた場合でおよそ６６０
０ゲートであるのに対し、図２の回路を用いればおよそ
５０ゲート削減できる。
【００３７】さらに、図４に示した商ディジット決定回
路を用いた場合では、商・剰余補正回路においておよそ
１５００ゲートの回路量が必要であり、この部分で６０
０ゲートの回路量を削減できる。これに対して、商ディ
ジット決定論理の回路量は、図４の回路にておよそ３０
ゲートであり、図２の回路を用いることによる回路量の
増分は１０ゲート程度に過ぎず、除算演算器全体で考え
れば、約７１００ゲートに対し、５５０ゲートの回路量
を削減できる。
路を用いた場合では、商・剰余補正回路においておよそ
１５００ゲートの回路量が必要であり、この部分で６０
０ゲートの回路量を削減できる。これに対して、商ディ
ジット決定論理の回路量は、図４の回路にておよそ３０
ゲートであり、図２の回路を用いることによる回路量の
増分は１０ゲート程度に過ぎず、除算演算器全体で考え
れば、約７１００ゲートに対し、５５０ゲートの回路量
を削減できる。
【００３８】このように、本発明によれば、商ディジッ
ト決定回路における回路量のわずかな増分に対して、商
・剰余補正に用いる回路量を大きく削減することがで
き、除算演算器全体のハードウエア量の削減に効果があ
ることがわかる。
ト決定回路における回路量のわずかな増分に対して、商
・剰余補正に用いる回路量を大きく削減することがで
き、除算演算器全体のハードウエア量の削減に効果があ
ることがわかる。
【図１】本発明による商ディジット決定方法を示す図。
【図２】図１の商ディジット決定方法を実現する論理回
路図。
路図。
【図３】従来の商ディジット決定方法の一例を示す図。
【図４】図３の商ディジット決定方法を実現する論理回
路図。
路図。
【図５】従来の、割り切れ除算に対応した商ディジット
決定方法を示す図。
決定方法を示す図。
【図６】図５の商ディジット決定方法を実現する論理回
路図。
路図。
【図７】減算シフト型除算法を用いた除算演算器の一例
を示すブロック図。
を示すブロック図。
１〜４…インバータ、１１〜１２…ＡＮＤゲート、２１
〜２４…ＯＲゲート、３１…ＮＯＲゲート、５１…３ビ
ット加算器、１０１…商ディジット選択回路、１０２…
部分剰余計算回路、１０３…商更新回路、１０４…商・
剰余の補正を行う回路、１０５…除算ループ制御回路、
２０１〜２０３…除算演算器への入力を制御するセレク
タ、３０１〜３０３…商，除数，部分剰余を保持するレ
ジスタ。
〜２４…ＯＲゲート、３１…ＮＯＲゲート、５１…３ビ
ット加算器、１０１…商ディジット選択回路、１０２…
部分剰余計算回路、１０３…商更新回路、１０４…商・
剰余の補正を行う回路、１０５…除算ループ制御回路、
２０１〜２０３…除算演算器への入力を制御するセレク
タ、３０１〜３０３…商，除数，部分剰余を保持するレ
ジスタ。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/52 320
Claims (3)
- 【請求項１】２進のＳＲＴ法に基づく除算演算器におけ
る、商ディジットを決定する手段であって、商ディジッ
トを１と決定する部分剰余の範囲の最小値を０より大き
くし、商ディジットを０と決定する部分剰余の範囲の最
小値を−１／２より大きくしたことを特徴とする商ディ
ジット選択回路。 - 【請求項２】請求項１に示された商ディジット選択回路
を実現する手段として、桁上げ保存形式で表示された部
分剰余の、符号ビットを含む上位３ビットと、部分剰余
の上位から４ビット目のサムビットとキャリービットの
論理和を用いることにより、商ディジットを１と決定す
る部分剰余の範囲を１／４以上とし、商ディジットを０
と決定する部分剰余の範囲を−１／４以上１／２未満と
し、商ディジットを−１と決定する部分剰余の範囲を０
未満としたことを特徴とする商ディジット選択回路。 - 【請求項３】１／２≦Ｎ＜１に正規化された被除数Ｎ
と、１≦Ｄ＜２に正規化された除数Ｄを入力とし、Ｎ／
Ｄの除算を行い、商Ｑおよび剰余Ｒを出力とするＳＲＴ
法に基づいた除算演算器において、該除算演算器におけ
る商ディジットを決定する手段として請求項１あるいは
請求項２に示された商ディジット選択回路を用いること
を特徴とした除算演算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13965397A JP3482817B2 (ja) | 1997-05-29 | 1997-05-29 | 商ディジット選択回路および除算演算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13965397A JP3482817B2 (ja) | 1997-05-29 | 1997-05-29 | 商ディジット選択回路および除算演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333888A JPH10333888A (ja) | 1998-12-18 |
| JP3482817B2 true JP3482817B2 (ja) | 2004-01-06 |
Family
ID=15250291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13965397A Expired - Fee Related JP3482817B2 (ja) | 1997-05-29 | 1997-05-29 | 商ディジット選択回路および除算演算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3482817B2 (ja) |
-
1997
- 1997-05-29 JP JP13965397A patent/JP3482817B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10333888A (ja) | 1998-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |