JPS6126135A - 浮動小数点デ−タ変換回路 - Google Patents
浮動小数点デ−タ変換回路Info
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- JPS6126135A JPS6126135A JP14713584A JP14713584A JPS6126135A JP S6126135 A JPS6126135 A JP S6126135A JP 14713584 A JP14713584 A JP 14713584A JP 14713584 A JP14713584 A JP 14713584A JP S6126135 A JPS6126135 A JP S6126135A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、演算装置において、浮動小数点表現のデータ
を固だ小数点データに変換する場合に使用される浮動小
数点データ変換回路に関する。
を固だ小数点データに変換する場合に使用される浮動小
数点データ変換回路に関する。
従来技術
従来のこの種変換回路は、第４図に示すように、変換す
べき浮動小数点形式のデータを変換データ格納レジスタ
１に格納し、減算回路６によって変換データ格納レジス
タｌに格納されたデータの指数部と定数（浮動小数点デ
ータの小数点が固定小数点の小数点と同じ位置になると
きの指数の値）との差を演算し、シフト回路７は変換デ
ータ格納レジスタ１の仮数部を入力して前記減算回路６
の出力によって示された桁数だけ桁シフトさせて２進補
数演算回路８に供給し、２進補数演算回路８でシフト回
路７の出力データの２の補数を演算出力して固定小数デ
ータに変換し、変換結果を変換結果格納レジスタ９に格
納している。
べき浮動小数点形式のデータを変換データ格納レジスタ
１に格納し、減算回路６によって変換データ格納レジス
タｌに格納されたデータの指数部と定数（浮動小数点デ
ータの小数点が固定小数点の小数点と同じ位置になると
きの指数の値）との差を演算し、シフト回路７は変換デ
ータ格納レジスタ１の仮数部を入力して前記減算回路６
の出力によって示された桁数だけ桁シフトさせて２進補
数演算回路８に供給し、２進補数演算回路８でシフト回
路７の出力データの２の補数を演算出力して固定小数デ
ータに変換し、変換結果を変換結果格納レジスタ９に格
納している。
浮動小数点データは、符号および指数部と、絶対値で表
現された仮数部とから構成され、固定小数点データは、
符号と２進補数で表現された数値部とから構成されてい
る。従って、浮動小数点データから固定小数点データへ
の変換は、上述のように、浮動小数点データの小数点位
置を固定小数点データの小数点位置に合せるために仮数
部をシフトさせた後、２進補数演算を行なえばよい。
現された仮数部とから構成され、固定小数点データは、
符号と２進補数で表現された数値部とから構成されてい
る。従って、浮動小数点データから固定小数点データへ
の変換は、上述のように、浮動小数点データの小数点位
置を固定小数点データの小数点位置に合せるために仮数
部をシフトさせた後、２進補数演算を行なえばよい。
しかし、浮動小数点データの形式には、例えば第２図（
Ａ）および（Ｂ）に示すように、指数部のヒツト幅が異
なる各種の表現形式がある。
Ａ）および（Ｂ）に示すように、指数部のヒツト幅が異
なる各種の表現形式がある。
第２図（Ａ）に示すように、符号１ビツト、指数部７ヒ
ツ；・、仮数部５６ビツトの計６４ビットで構成された
１８進表示の浮動小数点データを固定小数点データに変
換する場合は、第４図の定数を０００１１１０として７
ビツト幅の減算回路６で指数と定数の差を求めて小数点
を移動させるべき桁数を求め、その桁数（１桁は４ビツ
トに相当する）だけシフト回路７で変換データ格納レジ
スタｌの仮数部データを右シフＩ・させることによって
小数点の位置を固定小数点データの少数点位置に合わせ
る。この場合のシフト回路７は、１桁４ビツト単位でシ
フトするシフトレジスタであり、１ビツトごとのシフト
は必要でない。そしてシフト回路７の出力の２の補数を
求めて固定小数点データへの変換を完了する。
ツ；・、仮数部５６ビツトの計６４ビットで構成された
１８進表示の浮動小数点データを固定小数点データに変
換する場合は、第４図の定数を０００１１１０として７
ビツト幅の減算回路６で指数と定数の差を求めて小数点
を移動させるべき桁数を求め、その桁数（１桁は４ビツ
トに相当する）だけシフト回路７で変換データ格納レジ
スタｌの仮数部データを右シフＩ・させることによって
小数点の位置を固定小数点データの少数点位置に合わせ
る。この場合のシフト回路７は、１桁４ビツト単位でシ
フトするシフトレジスタであり、１ビツトごとのシフト
は必要でない。そしてシフト回路７の出力の２の補数を
求めて固定小数点データへの変換を完了する。
しかし、例えば第２図（Ｂ）に示すような、符号ｌビッ
ト、指数部１５ビツトおよび仮数部４８ビツト（合計６
４ビツト）で構成される２進表示の浮動小数点データを
固定小数点データに変換する場合には、減算回路６のビ
ット幅を１５ビツトとして定数ｏｏｏ ｏｏｏｏ ｏｏ
ｔｔ ｏｏｏｏとの差を求め、シフト回路７はビットシ
フトできるシフト回路として、変換データ格納レジスタ
１の仮数部をビット単位でシフトさせるようにする必要
がある。従って、第２図（Ａ）に示すデータ形式の浮動
小数点データを固定小数点に変換する装置を同図（Ｂ）
に示す形式の浮動小数点データを固定小数点データに変
換する回路と共用することはできない。
ト、指数部１５ビツトおよび仮数部４８ビツト（合計６
４ビツト）で構成される２進表示の浮動小数点データを
固定小数点データに変換する場合には、減算回路６のビ
ット幅を１５ビツトとして定数ｏｏｏ ｏｏｏｏ ｏｏ
ｔｔ ｏｏｏｏとの差を求め、シフト回路７はビットシ
フトできるシフト回路として、変換データ格納レジスタ
１の仮数部をビット単位でシフトさせるようにする必要
がある。従って、第２図（Ａ）に示すデータ形式の浮動
小数点データを固定小数点に変換する装置を同図（Ｂ）
に示す形式の浮動小数点データを固定小数点データに変
換する回路と共用することはできない。
すなわち、従来の浮動小数点データ変換回路を使用した
演算装置は、浮動小数点の表現形式の種類数だけの浮動
小数点データ変換回路を用意しなければならないという
欠点がある。
演算装置は、浮動小数点の表現形式の種類数だけの浮動
小数点データ変換回路を用意しなければならないという
欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、表現形式
の異なる複数種類の浮動小数点データを固定小数点に変
換することが可能な浮動小数点データ変換回路を提供す
ることにある。
の異なる複数種類の浮動小数点データを固定小数点に変
換することが可能な浮動小数点データ変換回路を提供す
ることにある。
発明の構成
本発明の浮動小数点データ変換回路は、浮動小数へデー
タ形式の人力データを格納するための変換データ格納レ
ジスタと、前記入力データの浮動小数点数の表現形式を
設定するための表現指示回路と、前記変換データ格納レ
ジスタに格納されたデータの指数部をすへて含むビット
幅の出力データ奢人力し前記表現指示回路の指定に応じ
て指数部の形式変換を行なう指数部変換回路と、前記表
現指示回路の出力に対応じてあらかじめ定められた’ａ
ｌ数を発生する定数発生回路と、前記変換データ格納レ
ジスタの仮数部をすべて含むビット幅の出力データを入
力し前記表現指示回路の指定に応じて仮数部の形式変換
を行なう仮数部変換回路と、前記指数部変換回路の出力
と定数発生回路の出力の差を出力する減算回路と、前記
仮数部変換回路の出力を前記減算回路の出力によってビ
ットシフトさせるシフト回路とを備えたことを特徴とす
る。
タ形式の人力データを格納するための変換データ格納レ
ジスタと、前記入力データの浮動小数点数の表現形式を
設定するための表現指示回路と、前記変換データ格納レ
ジスタに格納されたデータの指数部をすへて含むビット
幅の出力データ奢人力し前記表現指示回路の指定に応じ
て指数部の形式変換を行なう指数部変換回路と、前記表
現指示回路の出力に対応じてあらかじめ定められた’ａ
ｌ数を発生する定数発生回路と、前記変換データ格納レ
ジスタの仮数部をすべて含むビット幅の出力データを入
力し前記表現指示回路の指定に応じて仮数部の形式変換
を行なう仮数部変換回路と、前記指数部変換回路の出力
と定数発生回路の出力の差を出力する減算回路と、前記
仮数部変換回路の出力を前記減算回路の出力によってビ
ットシフトさせるシフト回路とを備えたことを特徴とす
る。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、浮動小数点データ形式の入力データを格納す
るための変換データ格納レジスタ１と、前記入力データ
の浮動小数点数の表現形式を設定するための表現指示回
路２と、前記変換データ格納レジスタｌに格納されたデ
ータの指数部をすべて含むビット幅（ピッ）ｌ−１５の
１５ビツト幅）の出力データ１０１を入力し前記表現指
示回路２の出力１０３の指示によって指数部の形式変換
を行なう指数部変換回路３と、前記表現指示回路２の出
力＋０３に対応じてあらかじめ定められた定数を発生す
る定数発生回路４と、前記変換データ格納レジスタｌの
仮数部をすべて含むビット幅（ビット８〜６３の５６ビ
ツト）の出力データ１０２を入力し前記表現指示回路２
の出力に応じて仮数部の形式変換を行なう仮数部変換回
路５と、前記指数部変換回路３の出力と定数発生回路４
の出力の差を出力する減算回路６と、前記仮数部変換回
路５の出力１０６を前記減算回路６の出力１０７によっ
てビットシフトさせるシフト回路７と、シフト回路７の
出力１０８の２の補数演算により固定小数点形式のデー
タに変換出力する２進補数演算回路８と、その出力デー
タ１０９を格納する変換結果格納レジスタ９とから構成
する。本実施例の浮動小数点データ変換回路は、表現指
示回路２をＯ°”にセットすることによって第２図（Ａ
）に示す表現形式の浮動小数点データを固定小数点デー
タに変換し、表現指示回路２を°“ｌ”にセットするこ
とによって同図（Ｂ）に示すような表現形式のデータを
固定小数点データに変換出方することが可能である。
るための変換データ格納レジスタ１と、前記入力データ
の浮動小数点数の表現形式を設定するための表現指示回
路２と、前記変換データ格納レジスタｌに格納されたデ
ータの指数部をすべて含むビット幅（ピッ）ｌ−１５の
１５ビツト幅）の出力データ１０１を入力し前記表現指
示回路２の出力１０３の指示によって指数部の形式変換
を行なう指数部変換回路３と、前記表現指示回路２の出
力＋０３に対応じてあらかじめ定められた定数を発生す
る定数発生回路４と、前記変換データ格納レジスタｌの
仮数部をすべて含むビット幅（ビット８〜６３の５６ビ
ツト）の出力データ１０２を入力し前記表現指示回路２
の出力に応じて仮数部の形式変換を行なう仮数部変換回
路５と、前記指数部変換回路３の出力と定数発生回路４
の出力の差を出力する減算回路６と、前記仮数部変換回
路５の出力１０６を前記減算回路６の出力１０７によっ
てビットシフトさせるシフト回路７と、シフト回路７の
出力１０８の２の補数演算により固定小数点形式のデー
タに変換出力する２進補数演算回路８と、その出力デー
タ１０９を格納する変換結果格納レジスタ９とから構成
する。本実施例の浮動小数点データ変換回路は、表現指
示回路２をＯ°”にセットすることによって第２図（Ａ
）に示す表現形式の浮動小数点データを固定小数点デー
タに変換し、表現指示回路２を°“ｌ”にセットするこ
とによって同図（Ｂ）に示すような表現形式のデータを
固定小数点データに変換出方することが可能である。
次に本実施例の動作について説明する。先ず、第２図（
Ａ）に示す表現形式の浮動小数点データを固定小数点デ
ータに変換する場合は、変換すべき６４ビツトの入力デ
ータＣｏ Ｐ ｏ 時）を変換データ格納レジスタｌに
セットし、表現指示回路２を０”′にセットする。変換
データ格納レジスタｌのビット１〜１５の１５ビツト幅
の出方データ１０１ 中のビット１〜７０７ビツト（ｏ
Ｐ１７）が指数部である。すなわち、出力データ１０１
は指数部をすべて含むビット幅である。指数部変換回路
３は、表現指示回路２の出力１０３が“０”のときは、
第３ｍ（Ａ）に示すように、第１ビツトから第６ビツト
までをｏｏｏｏｏ、とし、第７ビツトから第１３ビツト
までの７ビツトに前記出力データ１０１中のＯＦ、・７
を出力し、第１４ビツトと１５ビツトを００とした指数
データ１０４を出力する。すなわち指数部を４倍して出
力する。
Ａ）に示す表現形式の浮動小数点データを固定小数点デ
ータに変換する場合は、変換すべき６４ビツトの入力デ
ータＣｏ Ｐ ｏ 時）を変換データ格納レジスタｌに
セットし、表現指示回路２を０”′にセットする。変換
データ格納レジスタｌのビット１〜１５の１５ビツト幅
の出方データ１０１ 中のビット１〜７０７ビツト（ｏ
Ｐ１７）が指数部である。すなわち、出力データ１０１
は指数部をすべて含むビット幅である。指数部変換回路
３は、表現指示回路２の出力１０３が“０”のときは、
第３ｍ（Ａ）に示すように、第１ビツトから第６ビツト
までをｏｏｏｏｏ、とし、第７ビツトから第１３ビツト
までの７ビツトに前記出力データ１０１中のＯＦ、・７
を出力し、第１４ビツトと１５ビツトを００とした指数
データ１０４を出力する。すなわち指数部を４倍して出
力する。
定数発生回路４は、表現指示回路２の出方“０°゛に対
応じて、第２図（Ｂ）に示すように１５ビツトの定数０
００００００００１１１０００を出力する。この定数は
、浮動小数点データの小数点が固定小数点データの小数
点と同じ位置になるときの指数の４倍である（ビット数
であって桁数ではない）。
応じて、第２図（Ｂ）に示すように１５ビツトの定数０
００００００００１１１０００を出力する。この定数は
、浮動小数点データの小数点が固定小数点データの小数
点と同じ位置になるときの指数の４倍である（ビット数
であって桁数ではない）。
従って、減算回路６の出力１０７は、浮動小数点データ
の少数点位置を固定小数点データの小数点位置に合せる
ために仮数部をシフトさせるべきビット数（桁数ではな
い）を示す。
の少数点位置を固定小数点データの小数点位置に合せる
ために仮数部をシフトさせるべきビット数（桁数ではな
い）を示す。
一方、仮数部変換回路５は第２図（Ｃ）に示すように、
表現指示回路２の出力“Ｏ″によって変換データ格納レ
ジスタ１の仮数部（ビット８以下の５６ビツト（ＯＦ、
、、 ） ）を仮数部データ１０６として出力している
から、これをシフト回路７で減算回路６の出力１０７の
示すビット数だけビットシフトさせることによって固定
小数点の小数点位置に合わせることができる。なお、変
換された固定小数点数の小数点以下の数は、切り捨てら
れる。
表現指示回路２の出力“Ｏ″によって変換データ格納レ
ジスタ１の仮数部（ビット８以下の５６ビツト（ＯＦ、
、、 ） ）を仮数部データ１０６として出力している
から、これをシフト回路７で減算回路６の出力１０７の
示すビット数だけビットシフトさせることによって固定
小数点の小数点位置に合わせることができる。なお、変
換された固定小数点数の小数点以下の数は、切り捨てら
れる。
次に、２進補数演算回路８でシフト出力１０８の２の補
数を演算して固定小数点データへの変換を行なう。２の
補数演算は、符号ピッｈ １００の符号が正のときは、
入力データＡをそのまま出力し、符号ビット１００の符
号が負のときは Ａ＋１を演算出力することにより容易
に行なうことができる。
数を演算して固定小数点データへの変換を行なう。２の
補数演算は、符号ピッｈ １００の符号が正のときは、
入力データＡをそのまま出力し、符号ビット１００の符
号が負のときは Ａ＋１を演算出力することにより容易
に行なうことができる。
次に、第２図（Ｂ）に示すような表現形式の浮動小数点
データを固定小数点に変換する場合は、表現指示回路２
を“１°”にセラｌ−Ｌ、指数部変換回路３は、第３図
（Ａ）に示すように、変換データ格納レジスタｌの出力
データｌｏｔ （ＯＦ、。５）をそのまま指数データ
１０４として出力する。定数発生回路４は同図（Ｂ）に
示すように、表現指示回路２の出力“１”に対応する定
数０００００００００１１００００を発生して減算回路
６に供給し、減算回路６は指数データ１０４と定数出力
１０５の差を減算出力１０７として出力する。これは、
浮動小数点データの小数点を固定小数点データの小数点
位置に合わせるために仮数部データ１０６をシフトさせ
るべきビット数を示す。
データを固定小数点に変換する場合は、表現指示回路２
を“１°”にセラｌ−Ｌ、指数部変換回路３は、第３図
（Ａ）に示すように、変換データ格納レジスタｌの出力
データｌｏｔ （ＯＦ、。５）をそのまま指数データ
１０４として出力する。定数発生回路４は同図（Ｂ）に
示すように、表現指示回路２の出力“１”に対応する定
数０００００００００１１００００を発生して減算回路
６に供給し、減算回路６は指数データ１０４と定数出力
１０５の差を減算出力１０７として出力する。これは、
浮動小数点データの小数点を固定小数点データの小数点
位置に合わせるために仮数部データ１０６をシフトさせ
るべきビット数を示す。
一方、仮数部変換回路５は、第３図（Ｃ）に示すように
、表現指示回路２の出力がｌ″のときは、ビットθ〜７
の８ビツトなｏｏｏｏ ｏｏｏｏ とし、ビット９〜６
３に、レジスタｌの出力データ１０２中の仮数部（ＯＰ
１４４ｔ）を挿入した５６ビツトのデータに変換した仮
数部データ１０６を出力する。
、表現指示回路２の出力がｌ″のときは、ビットθ〜７
の８ビツトなｏｏｏｏ ｏｏｏｏ とし、ビット９〜６
３に、レジスタｌの出力データ１０２中の仮数部（ＯＰ
１４４ｔ）を挿入した５６ビツトのデータに変換した仮
数部データ１０６を出力する。
従って、シフト回路７で仮数部データ１０６を減算出力
１０７の示すビット数だけビットシフトさせて、２進補
数演算回路８で２の補数演算出力することにより、固定
小数点データに変換することができる。
１０７の示すビット数だけビットシフトさせて、２進補
数演算回路８で２の補数演算出力することにより、固定
小数点データに変換することができる。
すなわち、本実施例は、表現指示回路２を” ｏ ”ま
たは“ｌ ”に設定することにより、第２図（Ａ）また
は（Ｂ）に示すような２種類の表現形式の浮動小数点デ
ータを固定小数点データに変換することが可能であると
いう効果がある。
たは“ｌ ”に設定することにより、第２図（Ａ）また
は（Ｂ）に示すような２種類の表現形式の浮動小数点デ
ータを固定小数点データに変換することが可能であると
いう効果がある。
発明の効果
以上のように５本発明においては、表現指示回路に浮動
小数点データの表現形式を設定し、該表現指示回路の指
示に従って指数部変換回路および仮数部変換回路でそれ
ぞれ指数部および仮数部の形式変換を行ない、また定数
発生回路は前記表現指示回路の出力に対応した定数を出
力し、減算回路で前記指数部変換回路の出力する指数デ
ータと前記定数発生回路の出力する定数との差を演算出
力し、シフト回路で前記仮数部発生回路の出力する仮数
部データを前記減算回路の出力の示すビット数だけビッ
トシフトさせ、これを２進補数演算回路で２の補数を演
算出力するように構成したから、同じ演算回路で、複数
種類の表現形式の浮動小数点データを固定小数点データ
に変換することが可能となるという効果がある。
小数点データの表現形式を設定し、該表現指示回路の指
示に従って指数部変換回路および仮数部変換回路でそれ
ぞれ指数部および仮数部の形式変換を行ない、また定数
発生回路は前記表現指示回路の出力に対応した定数を出
力し、減算回路で前記指数部変換回路の出力する指数デ
ータと前記定数発生回路の出力する定数との差を演算出
力し、シフト回路で前記仮数部発生回路の出力する仮数
部データを前記減算回路の出力の示すビット数だけビッ
トシフトさせ、これを２進補数演算回路で２の補数を演
算出力するように構成したから、同じ演算回路で、複数
種類の表現形式の浮動小数点データを固定小数点データ
に変換することが可能となるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
浮動小数点データの表現形式の例を示す図、第３図は上
記実施例における各部データを示す図、第４図は従来の
浮動小数点データ変換回路の一例を示すブロック図であ
る。 図において、ｌ：変換データ格納レジスタ、２二表現指
示回路、３：指数部変換回路、４：定数発生回路、５：
仮数部変換回路、６：減算回路、７：シフト回路、８：
２進補数演算回路、９：変換結果格納レジスタ、１００
：符号ビット、１０１．１０２：レジスタ１の出力デー
タ、１０３：表現指示回路の出力、１０４：指数データ
、１０５：定数出力、１０６：仮数部データ、１０７：
減算出力、１０８：シフト出力、１０９：固定小数点デ
ータ。
浮動小数点データの表現形式の例を示す図、第３図は上
記実施例における各部データを示す図、第４図は従来の
浮動小数点データ変換回路の一例を示すブロック図であ
る。 図において、ｌ：変換データ格納レジスタ、２二表現指
示回路、３：指数部変換回路、４：定数発生回路、５：
仮数部変換回路、６：減算回路、７：シフト回路、８：
２進補数演算回路、９：変換結果格納レジスタ、１００
：符号ビット、１０１．１０２：レジスタ１の出力デー
タ、１０３：表現指示回路の出力、１０４：指数データ
、１０５：定数出力、１０６：仮数部データ、１０７：
減算出力、１０８：シフト出力、１０９：固定小数点デ
ータ。
Claims (1)
- 浮動小数点データ形式の入力データを格納するための変
換データ格納レジスタと、前記入力データの浮動小数点
数の表現形式を設定するための表現指示回路と、前記変
換データ格納レジスタに格納されたデータの指数部をす
べて含むビット幅の出力データを入力し前記表現指示回
路の指定に応じて指数部の形式変換を行なう指数部変換
回路と、前記表現指示回路の出力に対応してあらかじめ
定められた定数を発生する定数発生回路と、前記変換デ
ータ格納レジスタの仮数部をすべて含むビット幅の出力
データを入力し前記表現指示回路の指定に応じて仮数部
の形式変換を行なう仮数部変換回路と、前記指数部変換
回路の出力と定数発生回路の出力の差を出力する減算回
路と、前記仮数部変換回路の出力を前記減算回路の出力
によってビットシフトさせるシフト回路とを備えたこと
を特徴とする浮動小数点データ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713584A JPS6126135A (ja) | 1984-07-16 | 1984-07-16 | 浮動小数点デ−タ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14713584A JPS6126135A (ja) | 1984-07-16 | 1984-07-16 | 浮動小数点デ−タ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126135A true JPS6126135A (ja) | 1986-02-05 |
Family
ID=15423355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14713584A Pending JPS6126135A (ja) | 1984-07-16 | 1984-07-16 | 浮動小数点デ−タ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004213622A (ja) * | 2002-12-27 | 2004-07-29 | Arm Ltd | 固定小数点表示と浮動小数点表示との間で数を変換するデータ処理装置および方法 |
| US7263539B2 (en) | 2000-11-13 | 2007-08-28 | Nec Electronics Corporation | Circuit and method for generating fixed point data with reduced circuit scale |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501626A (ja) * | 1972-12-14 | 1975-01-09 | ||
| JPS55159248A (en) * | 1979-05-28 | 1980-12-11 | Toshiba Corp | Operating system |
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-
1984
- 1984-07-16 JP JP14713584A patent/JPS6126135A/ja active Pending
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