JP2782287B2 - プログラマブル・ロジック・ディバイス，プログラマブル・ロジック・ディバイスを用いた発振回路およびその動作方法 - Google Patents
プログラマブル・ロジック・ディバイス，プログラマブル・ロジック・ディバイスを用いた発振回路およびその動作方法Info
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Description
【０００１】
【産業上の利用分野】この発明は，プログラマブル・ロ
ジック・ディバイス，プログラマブル・ロジック・ディ
バイスを用いた発振回路およびその動作方法に関する。
ジック・ディバイス，プログラマブル・ロジック・ディ
バイスを用いた発振回路およびその動作方法に関する。
【０００２】
【従来の技術】図５は従来のプログラマブル・ロジック
・ディバイスの一例を示すブロック図である。
・ディバイスの一例を示すブロック図である。
【０００３】プログラマブル・ロジック・ディバイス
（ＰＬＤ）50Ｃは１チップ基板上に集積化されており，
複数の入力端子Ｉ1 〜Ｉn ，この複数の入力端子Ｉ1 〜
Ｉn にそれぞれ接続され反転信号および非反転信号を出
力する複数の反転／非反転回路11〜1n，この複数の反転
／非反転回路11〜1nの出力を入力し，あらかじめプログ
ラムされた論理処理を行なうためのプログラマブル・ロ
ジック・アレイ（ＰＬＡ）20，このＰＬＡ20の論理処理
結果を入力し，所定のタイミングで出力する複数の出力
回路31〜3m，これらの複数の出力回路31〜3mにそれぞれ
接続された複数のスリー・ステート・バッファ41〜4m，
およびこれらのスリー・ステート・バッファ41〜4mの出
力信号をＰＬＤ50Ｃ外部に出力する出力端子Ｏ1 〜Ｏm
から構成されている。
（ＰＬＤ）50Ｃは１チップ基板上に集積化されており，
複数の入力端子Ｉ1 〜Ｉn ，この複数の入力端子Ｉ1 〜
Ｉn にそれぞれ接続され反転信号および非反転信号を出
力する複数の反転／非反転回路11〜1n，この複数の反転
／非反転回路11〜1nの出力を入力し，あらかじめプログ
ラムされた論理処理を行なうためのプログラマブル・ロ
ジック・アレイ（ＰＬＡ）20，このＰＬＡ20の論理処理
結果を入力し，所定のタイミングで出力する複数の出力
回路31〜3m，これらの複数の出力回路31〜3mにそれぞれ
接続された複数のスリー・ステート・バッファ41〜4m，
およびこれらのスリー・ステート・バッファ41〜4mの出
力信号をＰＬＤ50Ｃ外部に出力する出力端子Ｏ1 〜Ｏm
から構成されている。
【０００４】ＰＬＡ20は，ＰＬＡ20の内部に含まれるマ
トリクス回路の交差点を電気的に接続または電気的に切
断することにより（フィールド・プログラマブル），ま
たは製作過程でマスキングによって（マスク・プログラ
マブル）任意の論理機能を実現するものである。出力回
路31〜3mはたとえばフリップ・フロップであり，ＰＬＡ
20の論理処理結果を所定のタイミングで出力する。
トリクス回路の交差点を電気的に接続または電気的に切
断することにより（フィールド・プログラマブル），ま
たは製作過程でマスキングによって（マスク・プログラ
マブル）任意の論理機能を実現するものである。出力回
路31〜3mはたとえばフリップ・フロップであり，ＰＬＡ
20の論理処理結果を所定のタイミングで出力する。
【０００５】ＰＬＤ50Ｃにおいては入力端子Ｉ1 〜Ｉn
に与えられた入力信号は反転／非反転回路11〜1nを介し
てＰＬＡ20に与えられ，ＰＬＡ20に設定された論理機能
にもとづいた処理が行なわれる。ＰＬＡ20の出力信号は
出力回路31〜3mおよびスリー・ステート・バッファ41〜
4mを介して出力端子Ｏ1 〜Ｏm からＰＬＤ50Ｃの外部に
出力される。
に与えられた入力信号は反転／非反転回路11〜1nを介し
てＰＬＡ20に与えられ，ＰＬＡ20に設定された論理機能
にもとづいた処理が行なわれる。ＰＬＡ20の出力信号は
出力回路31〜3mおよびスリー・ステート・バッファ41〜
4mを介して出力端子Ｏ1 〜Ｏm からＰＬＤ50Ｃの外部に
出力される。
【０００６】ＰＬＤ50ＣはＰＬＡ20の論理機能に応じ
て，デコーダなどいろいろな種類のディバイスとして利
用される。
て，デコーダなどいろいろな種類のディバイスとして利
用される。
【０００７】ＰＬＤ50Ｃはさらにクロック入力端子ＣＫ
を備えている。ＰＬＤ50Ｃにおいて複数の信号間におい
て相互に同期をとる必要がある場合には，このクロック
入力端子ＣＫにクロック信号が与えられる。
を備えている。ＰＬＤ50Ｃにおいて複数の信号間におい
て相互に同期をとる必要がある場合には，このクロック
入力端子ＣＫにクロック信号が与えられる。
【０００８】さらにＰＬＤ50Ｃの動作を外部の機器と同
期をとるように制御するために，ＰＬＤ50Ｃに発振回路
を設けることがある。この場合には図５に示すように出
力端子Ｏ1 とクロック信号入力端子ＣＫとの間に水晶発
振器93，可変容量コンデンサ91および92，ならびに帰還
抵抗94が接続される。
期をとるように制御するために，ＰＬＤ50Ｃに発振回路
を設けることがある。この場合には図５に示すように出
力端子Ｏ1 とクロック信号入力端子ＣＫとの間に水晶発
振器93，可変容量コンデンサ91および92，ならびに帰還
抵抗94が接続される。
【０００９】発振回路はＰＬＤ50Ｃに接続された水晶発
振器93，コンデンサ91および92ならびに帰還抵抗94と，
ＰＬＤ50Ｃ内に含まれるバッファ回路90，出力回路31お
よびスリー・ステート・バッファ41とから構成される。
このような発振回路を備えたＰＬＤ50Ｃを内部発振可能
なＰＬＤという。
振器93，コンデンサ91および92ならびに帰還抵抗94と，
ＰＬＤ50Ｃ内に含まれるバッファ回路90，出力回路31お
よびスリー・ステート・バッファ41とから構成される。
このような発振回路を備えたＰＬＤ50Ｃを内部発振可能
なＰＬＤという。
【００１０】この発振回路はＰＬＬ(Phase Locked Loo
p)回路（図示略）の電圧制御発振回路として用いられ
る。外部機器で用いられる同期信号とこの発振回路の発
振出力との位相が比較され，その位相差に応じて可変容
量コンデンサ91および92の容量が変えられる。これによ
り，発振回路の発振出力は外部機器の同期信号に同期す
るようになる。
p)回路（図示略）の電圧制御発振回路として用いられ
る。外部機器で用いられる同期信号とこの発振回路の発
振出力との位相が比較され，その位相差に応じて可変容
量コンデンサ91および92の容量が変えられる。これによ
り，発振回路の発振出力は外部機器の同期信号に同期す
るようになる。
【００１１】
【発明が解決しようとする課題】しかしながら図５に示
すように発振回路を構成すると，多くの素子を含む出力
回路31を信号が通るので出力回路31において信号が遅延
する。したがって高周波のクロック信号の発生は困難で
ある。
すように発振回路を構成すると，多くの素子を含む出力
回路31を信号が通るので出力回路31において信号が遅延
する。したがって高周波のクロック信号の発生は困難で
ある。
【００１２】また出力端子Ｏ1 および出力回路31はクロ
ック信号の作成にのみ利用されているので，これらの出
力端子Ｏ1 および出力回路31をＰＬＤ50Ｃの本来の信号
出力用として利用できない。
ック信号の作成にのみ利用されているので，これらの出
力端子Ｏ1 および出力回路31をＰＬＤ50Ｃの本来の信号
出力用として利用できない。
【００１３】この発明は内部発振可能なＰＬＤにおい
て，高周波数のクロック信号を得ることができるように
することを目的とする。
て，高周波数のクロック信号を得ることができるように
することを目的とする。
【００１４】またこの発明はＰＬＤの出力端子およびＰ
ＬＤに含まれる出力回路を用いずに発振回路を構成でき
るようにすることを目的とする。
ＬＤに含まれる出力回路を用いずに発振回路を構成でき
るようにすることを目的とする。
【００１５】
【課題を解決するための手段】この発明によるプログラ
マブル・ロジック・ディバイス（請求項１）は，複数の
入力端子，上記複数の入力端子にそれぞれ接続され反転
信号または／および非反転信号を出力する複数の反転／
非反転回路，上記複数の反転／非反転回路の出力を入力
し，プログラムされた論理処理を行なうためのプログラ
マブル・ロジック・アレイ，および上記プログラマブル
・ロジック・アレイの論理処理結果を表わす信号を出力
するための複数の出力端子を備えたプログラマブル・ロ
ジック・ディバイスにおいて，上記複数の入力端子のう
ちの所定の２つの入力端子の間に接続されたスリー・ス
テート・バッファ，および上記スリー・ステート・バッ
ファの状態を制御する信号を切替えるスイッチング素子
を設けたことを特徴とする。
マブル・ロジック・ディバイス（請求項１）は，複数の
入力端子，上記複数の入力端子にそれぞれ接続され反転
信号または／および非反転信号を出力する複数の反転／
非反転回路，上記複数の反転／非反転回路の出力を入力
し，プログラムされた論理処理を行なうためのプログラ
マブル・ロジック・アレイ，および上記プログラマブル
・ロジック・アレイの論理処理結果を表わす信号を出力
するための複数の出力端子を備えたプログラマブル・ロ
ジック・ディバイスにおいて，上記複数の入力端子のう
ちの所定の２つの入力端子の間に接続されたスリー・ス
テート・バッファ，および上記スリー・ステート・バッ
ファの状態を制御する信号を切替えるスイッチング素子
を設けたことを特徴とする。
【００１６】上記所定の２つの入力端子の間に波形整形
用のバッファが接続されていることが好ましい。
用のバッファが接続されていることが好ましい。
【００１７】また上記複数の入力端子と上記反転／非反
転回路との間に入力電圧の保護回路を接続するとよい。
転回路との間に入力電圧の保護回路を接続するとよい。
【００１８】この発明によるプログラマブル・ロジック
・ディバイスを用いた発振回路（請求項４）は，複数の
入力端子，上記複数の入力端子にそれぞれ接続され反転
信号または／および非反転信号を出力する複数の反転／
非反転回路，上記複数の反転／非反転回路の出力を入力
し，プログラムされた論理処理を行なうためのプログラ
マブル・ロジック・アレイ，上記プログラマブル・ロジ
ック・アレイの論理処理結果を表わす信号を出力するた
めの複数の出力端子，上記複数の入力端子のうちの所定
の２つの入力端子の間に接続されたスリー・ステート・
バッファ，および上記スリー・ステート・バッファの状
態を制御する信号を切替えるスイッチング素子を備えた
プログラマブル・ロジック・ディバイス，ならびに上記
プログラマブル・ロジック・ディバイスの上記２つの入
力端子に接続され，上記スリー・ステート・バッファを
発振増幅器とする帰還回路から構成されることを特徴と
する。
・ディバイスを用いた発振回路（請求項４）は，複数の
入力端子，上記複数の入力端子にそれぞれ接続され反転
信号または／および非反転信号を出力する複数の反転／
非反転回路，上記複数の反転／非反転回路の出力を入力
し，プログラムされた論理処理を行なうためのプログラ
マブル・ロジック・アレイ，上記プログラマブル・ロジ
ック・アレイの論理処理結果を表わす信号を出力するた
めの複数の出力端子，上記複数の入力端子のうちの所定
の２つの入力端子の間に接続されたスリー・ステート・
バッファ，および上記スリー・ステート・バッファの状
態を制御する信号を切替えるスイッチング素子を備えた
プログラマブル・ロジック・ディバイス，ならびに上記
プログラマブル・ロジック・ディバイスの上記２つの入
力端子に接続され，上記スリー・ステート・バッファを
発振増幅器とする帰還回路から構成されることを特徴と
する。
【００１９】この発明によるプログラマブル・ロジック
・ディバイスを用いた発振回路の動作方法（請求項５）
は，複数の入力端子，上記複数の入力端子にそれぞれ接
続され反転信号または／および非反転信号を出力する複
数の反転／非反転回路，上記複数の反転／非反転回路の
出力を入力し，プログラムされた論理処理を行なうため
のプログラマブル・ロジック・アレイ，上記プログラマ
ブル・ロジック・アレイの論理処理結果を表わす信号を
出力するための複数の出力端子，上記複数の入力端子の
うちの所定の２つの入力端子の間に接続されたスリー・
ステート・バッファ，および上記スリー・ステート・バ
ッファの状態を制御する信号を切替えるスイッチング素
子を備えたプログラマブル・ロジック・ディバイスにお
いて，上記２つの入力端子に，上記スリー・ステート・
バッファを発振増幅器とする帰還回路を接続することに
より発振回路を構成し，上記スリー・ステート・バッフ
ァをイネーブル状態として上記発振回路の発振動作が可
能とすることを特徴とする。
・ディバイスを用いた発振回路の動作方法（請求項５）
は，複数の入力端子，上記複数の入力端子にそれぞれ接
続され反転信号または／および非反転信号を出力する複
数の反転／非反転回路，上記複数の反転／非反転回路の
出力を入力し，プログラムされた論理処理を行なうため
のプログラマブル・ロジック・アレイ，上記プログラマ
ブル・ロジック・アレイの論理処理結果を表わす信号を
出力するための複数の出力端子，上記複数の入力端子の
うちの所定の２つの入力端子の間に接続されたスリー・
ステート・バッファ，および上記スリー・ステート・バ
ッファの状態を制御する信号を切替えるスイッチング素
子を備えたプログラマブル・ロジック・ディバイスにお
いて，上記２つの入力端子に，上記スリー・ステート・
バッファを発振増幅器とする帰還回路を接続することに
より発振回路を構成し，上記スリー・ステート・バッフ
ァをイネーブル状態として上記発振回路の発振動作が可
能とすることを特徴とする。
【００２０】上記２つの入力端子のうちの少なくとも一
方から反転／非反転回路を経て上記プログラマブル・ロ
ジック・ディバイスに入力信号を与える場合には，上記
スリー・ステート・バッファをディスエーブル状態とす
る。
方から反転／非反転回路を経て上記プログラマブル・ロ
ジック・ディバイスに入力信号を与える場合には，上記
スリー・ステート・バッファをディスエーブル状態とす
る。
【００２１】この発明によるプログラマブル・ロジック
・ディバイス（請求項７）は，複数の第１の入力端子，
上記複数の第１の入力端子にそれぞれ接続され反転信号
または／および非反転信号を出力する複数の反転／非反
転回路，上記複数の反転／非反転回路の出力を入力し，
プログラムされた論理処理を行なうためのプログラマブ
ル・ロジック・アレイ，および上記プログラマブル・ロ
ジック・アレイの論理処理結果を表わす信号を出力する
ための複数の出力端子を備えたプログラマブル・ロジッ
ク・ディバイスにおいて，２つの第２の入力端子，上記
２つの第２の入力端子の間に接続されたスリー・ステー
ト・バッファ，および上記スリー・ステート・バッファ
の状態を制御する信号を切替えるスイッチング素子を設
けたことを特徴とする。
・ディバイス（請求項７）は，複数の第１の入力端子，
上記複数の第１の入力端子にそれぞれ接続され反転信号
または／および非反転信号を出力する複数の反転／非反
転回路，上記複数の反転／非反転回路の出力を入力し，
プログラムされた論理処理を行なうためのプログラマブ
ル・ロジック・アレイ，および上記プログラマブル・ロ
ジック・アレイの論理処理結果を表わす信号を出力する
ための複数の出力端子を備えたプログラマブル・ロジッ
ク・ディバイスにおいて，２つの第２の入力端子，上記
２つの第２の入力端子の間に接続されたスリー・ステー
ト・バッファ，および上記スリー・ステート・バッファ
の状態を制御する信号を切替えるスイッチング素子を設
けたことを特徴とする。
【００２２】上記第２の入力端子のいずれか一方をクロ
ック入力端子または第１の入力端子と兼用してもよい。
ック入力端子または第１の入力端子と兼用してもよい。
【００２３】
【作用】この発明のプログラマブル・ロジック・ディバ
イスを利用して内部発振可能なプログラマブル・ロジッ
ク・ディバイスを構成する場合には上記２つの入力端子
に，上記スリー・ステート・バッファを発振増幅器とす
る帰還回路が接続され，上記スイッチング素子によって
スリー・ステート・バッファがイネーブル状態となるよ
う設定される。上記スリー・ステート・バッファと上記
帰還回路とによって発振回路が構成される。
イスを利用して内部発振可能なプログラマブル・ロジッ
ク・ディバイスを構成する場合には上記２つの入力端子
に，上記スリー・ステート・バッファを発振増幅器とす
る帰還回路が接続され，上記スイッチング素子によって
スリー・ステート・バッファがイネーブル状態となるよ
う設定される。上記スリー・ステート・バッファと上記
帰還回路とによって発振回路が構成される。
【００２４】このようにして，プログラマブル・ロジッ
ク・ディバイスの出力回路および出力端子を用いること
なく発振回路が実現され，その発振出力信号がプログラ
マブル・ロジック・ディバイスの同期信号として用いら
れる。また，プログラマブル・ロジック・ディバイスに
接続された帰還回路における発振定数を外部から制御す
ることによって発振回路の発振周波数を制御することも
できるし，外部機器の同期信号と同期した発振出力信号
を得ることもできる。上記２つの入力端子以外の入力端
子はプログラマブル・ロジック・アレイに与える入力信
号の入力端子として用いられる。
ク・ディバイスの出力回路および出力端子を用いること
なく発振回路が実現され，その発振出力信号がプログラ
マブル・ロジック・ディバイスの同期信号として用いら
れる。また，プログラマブル・ロジック・ディバイスに
接続された帰還回路における発振定数を外部から制御す
ることによって発振回路の発振周波数を制御することも
できるし，外部機器の同期信号と同期した発振出力信号
を得ることもできる。上記２つの入力端子以外の入力端
子はプログラマブル・ロジック・アレイに与える入力信
号の入力端子として用いられる。
【００２５】上記２つの入力端子をプログラマブル・ロ
ジック・アレイに与える入力信号の入力端子として用い
る場合には，上記スイッチング素子によって上記スリー
・ステート・バッファがディスエーブル状態に設定され
る。
ジック・アレイに与える入力信号の入力端子として用い
る場合には，上記スイッチング素子によって上記スリー
・ステート・バッファがディスエーブル状態に設定され
る。
【００２６】
【発明の効果】この発明のプログラマブル・ロジック・
ディバイスを利用して，その上記２つの入力端子に，上
記スリー・ステート・バッファを発振増幅回路とする帰
還回路を接続することにより，この帰還回路とスリー・
ステート・バッファとによって発振回路を構成すること
ができ，内部発振可能なプログラマブル・ロジック・デ
ィバイスが実現する。
ディバイスを利用して，その上記２つの入力端子に，上
記スリー・ステート・バッファを発振増幅回路とする帰
還回路を接続することにより，この帰還回路とスリー・
ステート・バッファとによって発振回路を構成すること
ができ，内部発振可能なプログラマブル・ロジック・デ
ィバイスが実現する。
【００２７】この発明によると，出力回路および出力端
子を利用せずに発振回路を構成することができるので，
出力回路および出力端子を本来の動作に利用することが
できるようになる。この発明によると，出力回路を利用
しないで発振回路を構成しているので，高周波の信号を
発生させることができる。
子を利用せずに発振回路を構成することができるので，
出力回路および出力端子を本来の動作に利用することが
できるようになる。この発明によると，出力回路を利用
しないで発振回路を構成しているので，高周波の信号を
発生させることができる。
【００２８】さらに上記２つの入力端子の間に上記波形
整形用のバッファを接続することにより，所望の波形を
もつ信号を発生させることができる。
整形用のバッファを接続することにより，所望の波形を
もつ信号を発生させることができる。
【００２９】さらに入力端子と反転／非反転回路との間
に入力電圧に対する保護回路を接続することにより，プ
ログラマブル・ロジック・ディバイスに大電圧が与えら
れた場合であっても，プログラマブル・ロジック・ディ
バイスが破壊されずに済む。
に入力電圧に対する保護回路を接続することにより，プ
ログラマブル・ロジック・ディバイスに大電圧が与えら
れた場合であっても，プログラマブル・ロジック・ディ
バイスが破壊されずに済む。
【００３０】
【実施例】図１はこの発明の実施例を示すもので，内部
発振可能なＰＬＤのブロック図である。この図において
図５に示すものと同一物には同一符号を付して説明を省
略する。
発振可能なＰＬＤのブロック図である。この図において
図５に示すものと同一物には同一符号を付して説明を省
略する。
【００３１】ＰＬＤ50の基板上にスリー・ステート・バ
ッファ10が設けられ，このスリー・ステート・バッファ
10は，入力端子Ｉ1 とＩ2 との間に接続されている。
ッファ10が設けられ，このスリー・ステート・バッファ
10は，入力端子Ｉ1 とＩ2 との間に接続されている。
【００３２】スリー・ステート・バッファ10のイネーブ
ル端子にはスイッチング素子30を介してＨレベル（電源
電圧Ｖcc）またはＬレベル（接地ＧＮＤ）の制御信号が
与えられる。
ル端子にはスイッチング素子30を介してＨレベル（電源
電圧Ｖcc）またはＬレベル（接地ＧＮＤ）の制御信号が
与えられる。
【００３３】スイッチング素子30はＰＲＯＭのマトリク
ス交差点の１つまたはＥＰＲＯＭにおける１個のMOS FE
T によって実現でき，外部からの電気的書込信号によっ
てその接続状態を制御することができるものである。ス
イッチング素子30の入力側は，ＰＬＤ50の電源電圧Ｖcc
の入力端子および接地ＧＮＤの入力端子に接続されてお
り，いずれか一方がスリー・ステート・バッファ10のイ
ネーブル端子に与えられる。スリー・ステート・バッフ
ァ10のイネーブル端子にＨレベルの制御信号が与えられ
ると，スリー・ステート・バッファ10はイネーブル状態
となりバッファとして動作する。またＬレベルの制御信
号が与えられると，スリー・ステート・バッファ10はデ
ィスエーブル状態となり高インピーダンスとなる。
ス交差点の１つまたはＥＰＲＯＭにおける１個のMOS FE
T によって実現でき，外部からの電気的書込信号によっ
てその接続状態を制御することができるものである。ス
イッチング素子30の入力側は，ＰＬＤ50の電源電圧Ｖcc
の入力端子および接地ＧＮＤの入力端子に接続されてお
り，いずれか一方がスリー・ステート・バッファ10のイ
ネーブル端子に与えられる。スリー・ステート・バッフ
ァ10のイネーブル端子にＨレベルの制御信号が与えられ
ると，スリー・ステート・バッファ10はイネーブル状態
となりバッファとして動作する。またＬレベルの制御信
号が与えられると，スリー・ステート・バッファ10はデ
ィスエーブル状態となり高インピーダンスとなる。
【００３４】ＰＬＤ50には入力端子Ｉ1 とＩ2 との間
に，発振回路を構成するための帰還回路60を外部接続す
ることができる。この帰還回路60は可変容量コンデンサ
61，62，水晶発振器63および帰還抵抗64から構成され
る。
に，発振回路を構成するための帰還回路60を外部接続す
ることができる。この帰還回路60は可変容量コンデンサ
61，62，水晶発振器63および帰還抵抗64から構成され
る。
【００３５】このＰＬＤ50の入力端子Ｉ1 とＩ2 との間
に帰還回路60を接続して使用する場合には，スリー・ス
テート・バッファ10のイネーブル端子にＨレベルの制御
信号が与えられるようにスイッチング素子30が切替えら
れる。スリー・ステート・バッファ10はインバータとし
て動作し発振用増幅器となる。
に帰還回路60を接続して使用する場合には，スリー・ス
テート・バッファ10のイネーブル端子にＨレベルの制御
信号が与えられるようにスイッチング素子30が切替えら
れる。スリー・ステート・バッファ10はインバータとし
て動作し発振用増幅器となる。
【００３６】入力端子Ｉ1 に与えられる信号はイネーブ
ル状態に設定されたスリー・ステート・バッファ10に入
力し，反転して出力され，入力端子Ｉ2 を介して帰還回
路60に入力する。
ル状態に設定されたスリー・ステート・バッファ10に入
力し，反転して出力され，入力端子Ｉ2 を介して帰還回
路60に入力する。
【００３７】帰還回路60とスリー・ステート・バッファ
10とによって発振回路が構成される。その発振出力はＰ
ＬＤ50におけるクロック信号として用いられる。
10とによって発振回路が構成される。その発振出力はＰ
ＬＤ50におけるクロック信号として用いられる。
【００３８】この発振回路はたとえば，ＰＬＬ回路の電
圧制御発振回路として用いられ，外部機器で用いられる
同期信号とこの発振回路の発振出力との位相が比較さ
れ，その位相差に応じて可変容量コンデンサ61および62
の容量が変えられる。
圧制御発振回路として用いられ，外部機器で用いられる
同期信号とこの発振回路の発振出力との位相が比較さ
れ，その位相差に応じて可変容量コンデンサ61および62
の容量が変えられる。
【００３９】これよりこの発振回路の発振出力は外部機
器の同期信号に同期するようになる。
器の同期信号に同期するようになる。
【００４０】ＰＬＤ50の入力端子Ｉ1 およびＩ2 をＰＬ
Ｄ20に与えられる入力信号の入力端子として用いる場合
には，スリー・ステート・バッファ10のイネーブル端子
にＬレベルの制御信号が与えられるようにスイッチング
素子30が切替えられる。スリー・ステート・バッファ10
は高インピーダンス状態となり，入力端子Ｉ1 およびＩ
2 はスリー・ステート・バッファ10からは電気的に切離
される。
Ｄ20に与えられる入力信号の入力端子として用いる場合
には，スリー・ステート・バッファ10のイネーブル端子
にＬレベルの制御信号が与えられるようにスイッチング
素子30が切替えられる。スリー・ステート・バッファ10
は高インピーダンス状態となり，入力端子Ｉ1 およびＩ
2 はスリー・ステート・バッファ10からは電気的に切離
される。
【００４１】入力端子Ｉ1 およびＩ2 に与えられる入力
信号は反転および反転しないそのままの状態（非反転）
でＰＬＡ20に入力し，ＰＬＡ20の論理機能にもとづいた
処理が行なわれる。またこの場合はＰＬＤ50内部におい
て同期をとるためのクロック信号を入力するクロック入
力端子を設けてもよい。
信号は反転および反転しないそのままの状態（非反転）
でＰＬＡ20に入力し，ＰＬＡ20の論理機能にもとづいた
処理が行なわれる。またこの場合はＰＬＤ50内部におい
て同期をとるためのクロック信号を入力するクロック入
力端子を設けてもよい。
【００４２】図２（Ａ），（Ｂ）は，スリー・ステート
・バッファ10の回路構成例を示している。
・バッファ10の回路構成例を示している。
【００４３】図２（Ａ）に示すスリー・ステート・バッ
ファは，インバータ１および４，ＮＡＮＤゲート２ａ，
ＮＯＲゲート２ｂ，MOS FET ３ａおよび３ｂから構成さ
れている。
ファは，インバータ１および４，ＮＡＮＤゲート２ａ，
ＮＯＲゲート２ｂ，MOS FET ３ａおよび３ｂから構成さ
れている。
【００４４】ＮＡＮＤゲート２ａには第１の入力端子Ｉ
1 に与えられる入力信号およびＨレベルまたはＬレベル
のスリー・ステート・バッファ10の制御信号が入力す
る。ＮＯＲゲート２ｂにはインバータ１によって反転し
たスリー・ステート・バッファ10の制御信号と入力端子
Ｉ1 に与えられる入力信号が入力する。
1 に与えられる入力信号およびＨレベルまたはＬレベル
のスリー・ステート・バッファ10の制御信号が入力す
る。ＮＯＲゲート２ｂにはインバータ１によって反転し
たスリー・ステート・バッファ10の制御信号と入力端子
Ｉ1 に与えられる入力信号が入力する。
【００４５】ＮＡＮＤゲート２ａの出力が反転されてMO
S FET ３ａのゲートに，ＮＯＲゲート２ｂの出力がMOS
FET ３ｂのゲートにそれぞれ与えられる。
S FET ３ａのゲートに，ＮＯＲゲート２ｂの出力がMOS
FET ３ｂのゲートにそれぞれ与えられる。
【００４６】MOS FET ３ａのソースとMOS FET ３ｂのド
レインとがそれぞれ接続されており，一方のMOS FET ３
ａのドレインには電源電圧Ｖccが与えられ，他方のMOS
FET３ｂのソースは接地されている。これらのMOS FET
３ａのソースとMOS FET ３ｂのドレインとの接続点にイ
ンバータ４が接続され，インバータ４からスリー・ステ
ート・バッファ10の出力信号が得られる。
レインとがそれぞれ接続されており，一方のMOS FET ３
ａのドレインには電源電圧Ｖccが与えられ，他方のMOS
FET３ｂのソースは接地されている。これらのMOS FET
３ａのソースとMOS FET ３ｂのドレインとの接続点にイ
ンバータ４が接続され，インバータ４からスリー・ステ
ート・バッファ10の出力信号が得られる。
【００４７】図２（Ａ）に示すスリー・ステート・バッ
ファの制御信号にＨレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルならばMOS FE
T ３ａはオン，MOS FET ３ｂはオフとなり，Ｈレベルの
信号がインバータ４に与えられる。Ｈレベルの信号はイ
ンバータ４によって反転され，Ｌレベルとなりスリー・
ステート・バッファの出力信号が得られる。また入力信
号がＬレベルならばMOS FET ３ａはオフ，MOSFET ３ｂ
はオンとなり，Ｌレベルの信号がインバータ４に与えら
れる。Ｌレベルの信号はインバータ４によって反転さ
れ，Ｈレベルとなりスリー・ステート・バッファの出力
信号が得られる。
ファの制御信号にＨレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルならばMOS FE
T ３ａはオン，MOS FET ３ｂはオフとなり，Ｈレベルの
信号がインバータ４に与えられる。Ｈレベルの信号はイ
ンバータ４によって反転され，Ｌレベルとなりスリー・
ステート・バッファの出力信号が得られる。また入力信
号がＬレベルならばMOS FET ３ａはオフ，MOSFET ３ｂ
はオンとなり，Ｌレベルの信号がインバータ４に与えら
れる。Ｌレベルの信号はインバータ４によって反転さ
れ，Ｈレベルとなりスリー・ステート・バッファの出力
信号が得られる。
【００４８】したがって図２（Ａ）に示すスリー・ステ
ート・バッファの制御信号にＨレベルの信号が与えられ
ている場合には，入力信号の反転信号がスリー・ステー
ト・バッファから出力される。
ート・バッファの制御信号にＨレベルの信号が与えられ
ている場合には，入力信号の反転信号がスリー・ステー
ト・バッファから出力される。
【００４９】図２（Ａ）に示すスリー・ステート・バッ
ファの制御信号にＬレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルまたはＬレベ
ルにかかわらずＮＡＮＤゲート２ａの出力信号はＨレベ
ル，ＮＯＲゲート２ｂの出力信号はＬレベルとなり，MO
S FET ３ａおよび３ｂはいずれもオフとなる。したがっ
て，図２（Ａ）に示すスリー・ステート・バッファの制
御信号にＬレベルの信号が与えられている場合には，ス
リー・ステート・バッファは高インピーダンス状態とな
る。
ファの制御信号にＬレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルまたはＬレベ
ルにかかわらずＮＡＮＤゲート２ａの出力信号はＨレベ
ル，ＮＯＲゲート２ｂの出力信号はＬレベルとなり，MO
S FET ３ａおよび３ｂはいずれもオフとなる。したがっ
て，図２（Ａ）に示すスリー・ステート・バッファの制
御信号にＬレベルの信号が与えられている場合には，ス
リー・ステート・バッファは高インピーダンス状態とな
る。
【００５０】図２（Ｂ）に示すスリー・ステート・バッ
ファはインバータ５ならびにMOS FET ６，７，８および
９から構成されている。MOS FET ６のドレインには電源
電圧Ｖccが与えられている。MOS FET ６のソートとMOS
FET ７のドレインが接続され，MOS FET ７のソースとMO
S FET ８のドレインが接続され，MOS FET ８のソースと
MOS FET ９のドレインがそれぞれ接続されている。
ファはインバータ５ならびにMOS FET ６，７，８および
９から構成されている。MOS FET ６のドレインには電源
電圧Ｖccが与えられている。MOS FET ６のソートとMOS
FET ７のドレインが接続され，MOS FET ７のソースとMO
S FET ８のドレインが接続され，MOS FET ８のソースと
MOS FET ９のドレインがそれぞれ接続されている。
【００５１】入力端子Ｉ1 に与えられる入力信号は，一
方では反転されてMOS FET ７に与えられ，他方ではその
ままMOS FET ８のゲートに与えられる。スリー・ステー
ト・バッファ10の制御信号はMOS FET ９のゲートに与え
られる。またこの制御信号はインバータ５に与えられ反
転され，さらに反転されてMOS FET ６のゲートに与えら
れる。
方では反転されてMOS FET ７に与えられ，他方ではその
ままMOS FET ８のゲートに与えられる。スリー・ステー
ト・バッファ10の制御信号はMOS FET ９のゲートに与え
られる。またこの制御信号はインバータ５に与えられ反
転され，さらに反転されてMOS FET ６のゲートに与えら
れる。
【００５２】MOS FET ７のソースとMOS FET ８のドレイ
ンの接続点からスリー・ステート・バッファ10の出力信
号が得られる。
ンの接続点からスリー・ステート・バッファ10の出力信
号が得られる。
【００５３】図２（Ｂ）に示すスリー・ステート・バッ
ファの制御信号にＨレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルならばMOS FE
T ６，８および９はオン，MOS FET ７はオフとなる。し
たがって，Ｌレベルの信号が出力される。また入力信号
がＬレベルならばMOS FET ６，７および９はオン，MOS
FET ８はオフとなる。したがって，Ｈレベルの信号が出
力される。
ファの制御信号にＨレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルならばMOS FE
T ６，８および９はオン，MOS FET ７はオフとなる。し
たがって，Ｌレベルの信号が出力される。また入力信号
がＬレベルならばMOS FET ６，７および９はオン，MOS
FET ８はオフとなる。したがって，Ｈレベルの信号が出
力される。
【００５４】このように図２（Ｂ）に示すスリー・ステ
ート・バッファの制御信号にＨレベルの信号が与えられ
ている場合には，入力信号の反転信号がスリー・ステー
ト・バッファから出力される。
ート・バッファの制御信号にＨレベルの信号が与えられ
ている場合には，入力信号の反転信号がスリー・ステー
ト・バッファから出力される。
【００５５】図２（Ｂ）に示すスリー・ステート・バッ
ファの制御信号にＬレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルまたはＬレベ
ルにかかわらずMOS FET ６および９はオフとなる。した
がって，図２（Ｂ）に示すスリー・ステート・バッファ
の制御信号にＬレベルの信号が与えられている場合に
は，スリー・ステート・バッファは高インピーダンス状
態となる。
ファの制御信号にＬレベルの信号が与えられている場合
について説明すると，入力信号がＨレベルまたはＬレベ
ルにかかわらずMOS FET ６および９はオフとなる。した
がって，図２（Ｂ）に示すスリー・ステート・バッファ
の制御信号にＬレベルの信号が与えられている場合に
は，スリー・ステート・バッファは高インピーダンス状
態となる。
【００５６】図３はこの発明の他の実施例を示すもの
で，内部発振可能なプログラマブル・ロジック・ディバ
イスのブロック図である。この図においても図５に示す
ものと同一物には同一符号を付して説明を省略する。
で，内部発振可能なプログラマブル・ロジック・ディバ
イスのブロック図である。この図においても図５に示す
ものと同一物には同一符号を付して説明を省略する。
【００５７】図３に示すプログラマブル・ロジック・デ
ィバイス50Ａにおいては入力端子Ｉ1 〜Ｉn と反転／非
反転回路11〜1nとの間に入力保護回路71〜7nが接続され
ている。また，スリー・ステート・バッファ10と入力端
子Ｉ2 との間に波形整形用のバッファ回路80が接続され
ている。
ィバイス50Ａにおいては入力端子Ｉ1 〜Ｉn と反転／非
反転回路11〜1nとの間に入力保護回路71〜7nが接続され
ている。また，スリー・ステート・バッファ10と入力端
子Ｉ2 との間に波形整形用のバッファ回路80が接続され
ている。
【００５８】入力保護回路71について説明する。入力保
護回路71は入力端子Ｉ1 と反転／非反転回路11との間に
接続された電流制限抵抗Ｒと，この抵抗Ｒと反転／非反
転回路11との接続点Ａにアノードが接続され，かつカソ
ードが電源に接続されたダイオードＤ1 およびカソード
が接続点Ａに接続され，アノードが接地されているダイ
オードＤ2 から構成される。
護回路71は入力端子Ｉ1 と反転／非反転回路11との間に
接続された電流制限抵抗Ｒと，この抵抗Ｒと反転／非反
転回路11との接続点Ａにアノードが接続され，かつカソ
ードが電源に接続されたダイオードＤ1 およびカソード
が接続点Ａに接続され，アノードが接地されているダイ
オードＤ2 から構成される。
【００５９】入力端子Ｉ1 に与えられる過大電流は抵抗
Ｒによって制限される。また，電源電圧Ｖcc以上の正の
過大電圧の入力はダイオードＤ1 によって，負の入力電
圧はダイオードＤ2 によってそれぞれ電圧がＶcc〜０の
間に低減される。このようにして，反転／非反転回路11
が保護される。
Ｒによって制限される。また，電源電圧Ｖcc以上の正の
過大電圧の入力はダイオードＤ1 によって，負の入力電
圧はダイオードＤ2 によってそれぞれ電圧がＶcc〜０の
間に低減される。このようにして，反転／非反転回路11
が保護される。
【００６０】入力保護回路72〜7nも入力保護回路71と同
様の構成である。
様の構成である。
【００６１】スリー・ステート・バッファ10の出力信号
は，バッファ回路80により波形整形される。この波形整
形用バッファ80によって所望の発振出力波形を得ること
ができる。たとえば，正の発振出力パルスまたは負の発
振出力パルスの選択，パルス電圧の設定，デューティ比
の設定を行なうことが可能となる。
は，バッファ回路80により波形整形される。この波形整
形用バッファ80によって所望の発振出力波形を得ること
ができる。たとえば，正の発振出力パルスまたは負の発
振出力パルスの選択，パルス電圧の設定，デューティ比
の設定を行なうことが可能となる。
【００６２】図４はさらに他の実施例を示すものであ
る。この図においても，図５に示すものと同一物には同
一符号を付して説明を省略する。
る。この図においても，図５に示すものと同一物には同
一符号を付して説明を省略する。
【００６３】図４に示す回路においては，帰還回路60を
接続するための専用の端子ＯＳ1 およびＯＳ2 がＰＬＤ
50Ｂに設けられ，この端子ＯＳ1 とＯＳ2 との間にスリ
ー・ステート・バッファ10が接続されている。
接続するための専用の端子ＯＳ1 およびＯＳ2 がＰＬＤ
50Ｂに設けられ，この端子ＯＳ1 とＯＳ2 との間にスリ
ー・ステート・バッファ10が接続されている。
【００６４】このＰＬＤ50Ｂにおいては端子ＯＳ1 とＯ
Ｓ2 との間に発振回路を構成するための帰還回路60を外
部接続することができる。このＰＬＤ50Ｂの端子ＯＳ1
とＯＳ2 との間に帰還回路60を接続して使用する場合に
は，スリー・ステート・バッファ10にＨレベルの制御信
号が与えられるようにスイッチング回路30が切替えられ
る。
Ｓ2 との間に発振回路を構成するための帰還回路60を外
部接続することができる。このＰＬＤ50Ｂの端子ＯＳ1
とＯＳ2 との間に帰還回路60を接続して使用する場合に
は，スリー・ステート・バッファ10にＨレベルの制御信
号が与えられるようにスイッチング回路30が切替えられ
る。
【００６５】ＰＬＤ50Ｂの端子ＯＳ1 とＯＳ2 との間に
帰還回路60を接続しない場合にはスリー・ステート・バ
ッファ10のイネーブル端子にＬレベルの制御信号が与え
られるようにスイッチング回路30が切替えられる。スリ
ー・ステート・バッファはディスエーブル状態となる。
この場合，端子ＯＳ2 をＰＬＤ50Ｂ内部で用いるクロッ
ク信号の入力端子として用いてもよい。さらに，端子Ｏ
Ｓ1 ，ＯＳ2 のいずれか一方を入力端子Ｉ1 等と兼用し
てもよい。
帰還回路60を接続しない場合にはスリー・ステート・バ
ッファ10のイネーブル端子にＬレベルの制御信号が与え
られるようにスイッチング回路30が切替えられる。スリ
ー・ステート・バッファはディスエーブル状態となる。
この場合，端子ＯＳ2 をＰＬＤ50Ｂ内部で用いるクロッ
ク信号の入力端子として用いてもよい。さらに，端子Ｏ
Ｓ1 ，ＯＳ2 のいずれか一方を入力端子Ｉ1 等と兼用し
てもよい。
【００６６】図４に示すプログラマブル・ロジック・デ
ィバイス50Ｂにおいても専用の端子ＯＳ1 とＯＳ2 との
間に波形整形用のバッファ80や入力保護回路71〜7nをそ
れぞれ接続してもよい。
ィバイス50Ｂにおいても専用の端子ＯＳ1 とＯＳ2 との
間に波形整形用のバッファ80や入力保護回路71〜7nをそ
れぞれ接続してもよい。
【００６７】上記の実施例においては，水晶発振器61に
よって帰還回路60を構成しているが，ＬＣ発振回路を用
いて発振条件を満たすように帰還回路60を構成すること
もできる。
よって帰還回路60を構成しているが，ＬＣ発振回路を用
いて発振条件を満たすように帰還回路60を構成すること
もできる。
【図１】この発明の実施例を示すもので，プログラマブ
ル・ロジック・ディバイスのブロック図である。
ル・ロジック・ディバイスのブロック図である。
【図２】（Ａ）および（Ｂ）はそれぞれスリー・ステー
ト・バッファの構成例を示している。
ト・バッファの構成例を示している。
【図３】この発明の他の実施例を示すもので，プログラ
マブル・ロジック・ディバイスのブロック図である。
マブル・ロジック・ディバイスのブロック図である。
【図４】この発明のさらに他の実施例を示すもので，プ
ログラマブル・ロジック・ディバイスのブロック図であ
る。
ログラマブル・ロジック・ディバイスのブロック図であ
る。
【図５】従来のプログラマブル・ロジック・ディバイス
の一例を示すブロック図である。
の一例を示すブロック図である。
10 スリー・ステート・バッファ 20 プログラマブル・ロジック・アレイ（ＰＬＡ） 50，50Ａ，50Ｂ，50Ｃ プログラマブル・ロジック・デ
ィバイス（ＰＬＤ） 60 帰還回路 Ｉ1 〜Ｉn 入力端子 ＯＳ1 ，ＯＳ2 帰還回路専用端子
ィバイス（ＰＬＤ） 60 帰還回路 Ｉ1 〜Ｉn 入力端子 ＯＳ1 ，ＯＳ2 帰還回路専用端子
Claims (9)
- 【請求項１】 複数の入力端子，上記複数の入力端子に
それぞれ接続され反転信号または／および非反転信号を
出力する複数の反転／非反転回路，上記複数の反転／非
反転回路の出力を入力し，プログラムされた論理処理を
行なうためのプログラマブル・ロジック・アレイ，およ
び上記プログラマブル・ロジック・アレイの論理処理結
果を表わす信号を出力するための複数の出力端子を備え
たプログラマブル・ロジック・ディバイスにおいて，上
記複数の入力端子のうちの所定の２つの入力端子の間に
接続されたスリー・ステート・バッファ，および上記ス
リー・ステート・バッファの状態を制御する信号を切替
えるスイッチング素子，を設けたことを特徴とするプロ
グラマブル・ロジック・ディバイス。 - 【請求項２】 上記所定の２つの入力端子の間に波形整
形用のバッファが接続されている請求項１に記載のプロ
グラマブル・ロジック・ディバイス。 - 【請求項３】 上記複数の入力端子と上記反転／非反転
回路との間に入力電圧の保護回路が接続されている請求
項１に記載のプログラマブル・ロジック・ディバイス。 - 【請求項４】 複数の入力端子，上記複数の入力端子に
それぞれ接続され反転信号または／および非反転信号を
出力する複数の反転／非反転回路，上記複数の反転／非
反転回路の出力を入力し，プログラムされた論理処理を
行なうためのプログラマブル・ロジック・アレイ，上記
プログラマブル・ロジック・アレイの論理処理結果を表
わす信号を出力するための複数の出力端子，上記複数の
入力端子のうちの所定の２つの入力端子の間に接続され
たスリー・ステート・バッファ，および上記スリー・ス
テート・バッファの状態を制御する信号を切替えるスイ
ッチング素子を備えたプログラマブル・ロジック・ディ
バイス，ならびに上記プログラマブル・ロジック・ディ
バイスの上記２つの入力端子に接続され，上記スリー・
ステート・バッファを発振増幅器とする帰還回路，から
構成されるプログラマブル・ロジック・ディバイスを用
いた発振回路。 - 【請求項５】 複数の入力端子，上記複数の入力端子に
それぞれ接続され反転信号または／および非反転信号を
出力する複数の反転／非反転回路，上記複数の反転／非
反転回路の出力を入力し，プログラムされた論理処理を
行なうためのプログラマブル・ロジック・アレイ，上記
プログラマブル・ロジック・アレイの論理処理結果を表
わす信号を出力するための複数の出力端子，上記複数の
入力端子のうちの所定の２つの入力端子の間に接続され
たスリー・ステート・バッファ，および上記スリー・ス
テート・バッファの状態を制御する信号を切替えるスイ
ッチング素子を備えたプログラマブル・ロジック・ディ
バイスにおいて，上記２つの入力端子に，上記スリー・
ステート・バッファを発振増幅器とする帰還回路を接続
することにより発振回路を構成し，上記スリー・ステー
ト・バッファをイネーブル状態として上記発振回路の発
振動作が可能とする，プログラマブル・ロジック・ディ
バイスを用いた発振回路の動作方法。 - 【請求項６】 上記２つの入力端子のうちの少なくとも
一方から上記反転／非反転回路を経て上記プログラマブ
ル・ロジック・ディバイスに入力信号を与える場合に
は，上記スリー・ステート・バッファをディスエーブル
状態とする，請求項５に記載のプログラマブル・ロジッ
ク・ディバイスを用いた発振回路の動作方法。 - 【請求項７】 複数の第１の入力端子，上記複数の第１
の入力端子にそれぞれ接続され反転信号または／および
非反転信号を出力する複数の反転／非反転回路，上記複
数の反転／非反転回路の出力を入力し，プログラムされ
た論理処理を行なうためのプログラマブル・ロジック・
アレイ，および上記プログラマブル・ロジック・アレイ
の論理処理結果を表わす信号を出力するための複数の出
力端子を備えたプログラマブル・ロジック・ディバイス
において，２つの第２の入力端子，上記２つの第２の入
力端子の間に接続されたスリー・ステート・バッファ，
および上記スリー・ステート・バッファの状態を制御す
る信号を切替えるスイッチング素子，を設けたことを特
徴とするプログラマブル・ロジック・ディバイス。 - 【請求項８】 上記第２の入力端子のいずれか一方がク
ロック入力端子である，請求項７に記載のプログラマブ
ル・ロジック・ディバイス。 - 【請求項９】 上記第２の入力端子のいずれか一方が上
記第１の入力端子である，請求項７に記載のプログラマ
ブル・ロジック・ディバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123008A JP2782287B2 (ja) | 1991-04-26 | 1991-04-26 | プログラマブル・ロジック・ディバイス，プログラマブル・ロジック・ディバイスを用いた発振回路およびその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123008A JP2782287B2 (ja) | 1991-04-26 | 1991-04-26 | プログラマブル・ロジック・ディバイス，プログラマブル・ロジック・ディバイスを用いた発振回路およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326807A JPH04326807A (ja) | 1992-11-16 |
| JP2782287B2 true JP2782287B2 (ja) | 1998-07-30 |
Family
ID=14849968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3123008A Expired - Lifetime JP2782287B2 (ja) | 1991-04-26 | 1991-04-26 | プログラマブル・ロジック・ディバイス，プログラマブル・ロジック・ディバイスを用いた発振回路およびその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2782287B2 (ja) |
-
1991
- 1991-04-26 JP JP3123008A patent/JP2782287B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04326807A (ja) | 1992-11-16 |
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