JPH0823272A - 位相同期回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 内蔵すれば高速なデータ転送が可能な位相同
期回路を得る。 【構成】 位相比較器５は入力端８及び入力端９からそ
れぞれ受ける外部クロックＣＫ１及び遅延内部クロック
ＤＣＫ２の位相差を検出し、その結果であるパルス信号
をループフィルタ６に出力する。ループフィルタ６はそ
のパルス信号に基づき位相比較電圧を電圧制御発振器７
に出力する。電圧制御発振器７は位相比較電圧に基づき
発振する内部クロックＣＫ２を出力端子２から位相同期
回路外に出力するとともに、遅延回路４に出力する。遅
延回路４は内部クロックＣＫ２を遅延時間ｔｄ２遅延さ
せて遅延内部クロックＤＣＫ２を位相比較器５の入力端
９に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は基準信号に対して一定
の位相で同期した信号を出力する位相同期回路及び位相
同期回路を内蔵した半導体集積回路に関するものであ
る。

【０００２】

【従来の技術】図１３は従来のＬＳＩに内蔵された位相
同期回路の構成を示すブロック図であり、図１４はその
入力クロック（外部クロック）と出力クロック（内部ク
ロック）とを示すタイミング図である。

【０００３】入力端子１に外部クロックＣＫ１が入力さ
れ、この入力端子１に位相比較器５の入力端８が接続さ
れる。また、入力端９に電圧制御発振器７の出力が印加
される。

【０００４】位相比較器５は入力端８及び入力端９から
受けるそれぞれの信号の位相差を検出し、その結果であ
るパルス信号をループフィルタ付きのループフィルタ６
に出力する。すなわち、位相比較器５は入力端８より受
ける外部クロックＣＫ１の位相に対して入力端９より受
ける信号が遅れている場合はループフィルタ６から出力
される位相比較電圧値の増加を指示するパルス信号を出
力し、その逆の場合はループフィルタ６の位相比較電圧
値の減少を指示するパルス信号を出力する。

【０００５】ループフィルタ６は位相比較器５から出力
されるパルス信号をアナログ電圧に変換し、フィルタリ
ング処理を施して位相比較電圧を電圧制御発振器７に出
力する。

【０００６】電圧制御発振器７はループフィルタ６から
得た位相比較電圧に比例した周波数の内部クロックＣＫ
２を出力端子２から外部に出力するとともに、位相比較
器５の入力端９に出力する。この内部クロックＣＫ２
は、本実施例の位相同期回路を内蔵するＬＳＩ内部の他
の回路のクロックとして供給される。

【０００７】このように、位相同期回路は、入力端８に
入力される外部クロックＣＫ１に対し、入力端９に入力
される内部クロックＣＫ２の位相が遅れた場合は、位相
比較器５はループフィルタ６から出力される位相比較電
圧値の増加を指示するパルス信号を出力することによ
り、電圧制御発振器７から出力される内部クロックＣＫ
２の発振周波数を上昇させ、逆に外部クロックＣＫ１に
対し内部クロックＣＫ２が進んでいる場合は、位相比較
器５はループフィルタ６から出力される位相比較電圧値
の減少を指示するパルス信号を出力することにより、内
部クロックＣＫ２の発振周波数を下降させる。その結
果、位相同期回路は外部クロックＣＫ１と内部クロック
ＣＫ２との位相差をなくす方向に作用するため、図１４
に示すように、外部クロックＣＫ１に位相が同期した内
部クロックＣＫ２が得られる。

【０００８】

【発明が解決しようとする課題】しかしながら、位相同
期回路により外部クロックＣＫ１とＬＳＩ内部の内部ク
ロックＣＫ２の位相が同期したとしてもＬＳＩの外部ク
ロックＣＫ１に対してＬＳＩの外部データ出力ピンに現
れる出力データの変化は、種々の信号経路を伝播する遅
延時間分だけ遅れてしまう。従って、従来の位相同期回
路を内蔵する複数のＬＳＩ間でデータ転送を行う場合、
双方のＬＳＩが共通の外部クロックに同期して動作して
も、外部データ出力ピンから実際にデータが出力される
のは上記遅延時間遅れる分短くなるため、データ転送時
間の高速化を妨げる問題点があった。

【０００９】この発明は上記問題点を解決するためにな
されたもので、内蔵すれば高速なデータ転送が可能な位
相同期回路及び位相同期回路を内蔵し高速なデータ転送
が可能な半導体集積回路を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る請求項１
記載の位相同期回路は、入力信号と遅延発振信号とを受
け、前記入力信号及び前記遅延発振信号の位相差に基づ
き位相比較信号を出力する位相比較手段と、前記位相比
較信号を受け、前記位相比較信号に基づく周波数で発振
する発振信号を出力する発振手段と、前記発振信号を受
け、該発振信号を所定の遅延時間遅延させて前記遅延発
振信号を出力する遅延手段とを備えて構成される。

【００１１】また、請求項２記載の位相同期回路のよう
に、前記遅延手段は物理的選択手段により前記所定の遅
延時間の可変設定が可能になるように構成してもよい。

【００１２】また、請求項３記載の位相同期回路のよう
に、前記入力信号を受ける入力端子と、前記発振信号を
出力する第１の出力端子と、前記遅延発振信号を出力す
る第２の出力端子とをさらに備えて構成してもよい。

【００１３】この発明に係る請求項４記載の位相同期回
路は、入力信号を受け、該入力信号を第１の遅延時間遅
延させて遅延入力信号を出力する第１の遅延手段と、前
記遅延入力信号と遅延発振信号とを受け、前記遅延入力
信号及び前記遅延発振信号の位相差に基づき位相比較信
号を出力する位相比較手段と、前記位相比較信号を受
け、前記位相比較信号に基づく周波数で発振する発振信
号を出力する発振手段と、前記発振信号を受け、該発振
信号を第２の遅延時間遅延させて前記遅延発振信号を出
力する第２の遅延手段とを備えて構成される。

【００１４】また、請求項５記載の位相同期回路のよう
に、前記第１及び第２の遅延手段のうち少なくとも一方
の遅延手段は、物理的選択手段により遅延時間の可変設
定が可能になるように構成してもよい。

【００１５】この発明に係る請求項６記載の半導体集積
回路は、請求項３記載の位相同期回路と、外部より外部
クロックを受け、前記位相同期回路の前記入力端子に接
続される外部クロック入力ピンと、外部より入力データ
を受ける外部データ入力ピンと、外部に出力データを出
力する外部データ出力ピンと、前記位相同期回路の前記
第１の出力端子を介して得られる前記発振信号に同期し
て出力処理を行い前記出力データを前記外部データ出力
ピンから出力する出力回路と、前記入力データピンを介
して得た前記入力データに対し、前記位相同期回路の前
記第２の出力端子を介して得られる前記遅延発振信号に
同期して入力処理を行う入力回路とを備えて構成され
る。

【００１６】

【作用】この発明における請求項１記載の位相同期回路
の位相比較手段は、入力信号及び遅延発振信号の位相差
に基づき位相比較信号を出力するため、発振信号よりも
所定時間位相が遅れている遅延発振信号が入力信号に同
期する。したがって、発振信号は入力信号に対し位相が
上記所定時間進む。

【００１７】また、請求項２記載の遅延手段は、遅延手
段は、物理的選択手段により所定の遅延時間の可変設定
が可能であるため、発振信号の入力信号に対する位相差
を選択的に設定することができる。

【００１８】また、請求項３記載の位相同期回路は、発
振信号を外部に出力する第１の出力端子と、遅延発振信
号を外部に出力する第２の出力端子とを備えている。し
たがって、この位相同期回路の第１あるいは第２の出力
端子に接続することにより、他の回路は発振信号あるい
は遅延発振信号に同期して動作することができる。

【００１９】この発明に係る請求項４記載の位相同期回
路の位相比較手段は、遅延入力信号及び遅延発振信号の
位相差に基づき位相比較信号を出力するため、発振信号
よりも第２の遅延時間位相が遅れている遅延発振信号と
入力信号よりも第１の遅延時間位相が遅れている遅延入
力信号とが同期する。したがって、発振信号は入力信号
に対する位相差は第１の遅延時間と第２の遅延時間との
時間差により決定する。

【００２０】また、請求項５記載の位相同期回路の第１
及び第２の遅延手段のうち少なくとも一方の遅延手段
は、物理的選択手段により遅延時間の可変設定可能であ
るため、発振信号の入力信号に対する位相差を選択して
設定することができる。

【００２１】この発明に係る請求項６記載の半導体集積
回路は、請求項３記載の位相同期回路の第１の出力端子
を介して得られる発振信号に同期として出力処理を行い
出力データを外部データ出力ピンから出力する出力回路
と、入力データピンを介して得た入力データに対し位相
同期回路の第２の出力端子を介して得られる遅延発振信
号に同期して入力処理を行う入力回路とを備えるため、
入力回路は外部クロックに同期して入力処理を行い、出
力回路は外部クロックよりも所定の遅延時間進んだ発振
信号に同期して出力処理を行う。

【００２２】

【実施例】

＜第１の実施例＞図１はこの発明の第１の実施例である
位相同期回路の構成を示すブロック図である。同図に示
すように、入力端子１に入力信号である外部クロックＣ
Ｋ１が入力され、入力端子１には位相比較器５の入力端
８が接続される。

【００２３】位相比較器５は入力端８及び入力端９から
受けるそれぞれの信号の位相差を検出し、その結果であ
るパルス信号をループフィルタ６に出力する。すなわ
ち、位相比較器５は入力端８より受ける外部クロックＣ
Ｋ１の位相に対して入力端９より受ける信号が遅れてい
る場合はループフィルタ６から出力される位相比較電圧
値の増加を指示するパルス信号を出力し、その逆の場合
はループフィルタ６の位相比較電圧値の減少を指示する
パルス信号を出力する。

【００２４】ループフィルタ６は位相比較器５から出力
されるパルス信号をアナログ電圧に変換し、フィルタリ
ング処理を施して位相比較電圧を電圧制御発振器７に出
力する。

【００２５】電圧制御発振器７はループフィルタ６から
得た位相比較電圧に比例した周波数で発振する発振信号
である内部クロックＣＫ２を出力端子２から位相同期回
路外に出力するとともに、遅延回路４に出力する。この
内部クロックＣＫ２はＬＳＩ内部の他の回路のクロック
として供給される。

【００２６】遅延回路４は内部クロックＣＫ２を遅延時
間ｔｄ２遅延させて遅延内部クロックＤＣＫ２を位相比
較器５の入力端９に出力する。

【００２７】このように、位相同期回路は、入力端８に
入力される外部クロックＣＫ１に対し、入力端９に入力
される遅延内部クロックＤＣＫ２の位相が遅れた場合
は、位相比較器５はループフィルタ６から出力される位
相比較電圧値の増加を指示するパルス信号を出力するこ
とにより、電圧制御発振器７から出力される内部クロッ
クＣＫ２の発振周波数を上昇させ、逆に外部クロックＣ
Ｋ１に対し遅延内部クロックＤＣＫ２が進んでいる場合
は、位相比較器５はループフィルタ６から出力される位
相比較電圧値の減少を指示するパルス信号を出力するこ
とにより、内部クロックＣＫ２の発振周波数を下降させ
る。

【００２８】したがって、位相同期回路は外部クロック
ＣＫ１と遅延内部クロックＤＣＫ２との位相差をなくす
方向に作用するため、図２に示すように、外部クロック
ＣＫ１に位相が同期した遅延内部クロックＤＣＫ２が得
られる。

【００２９】このとき、内部クロックＣＫ２は遅延内部
クロックＤＣＫ２に対し遅延時間ｔｄ２位相が進んでい
るため、図２に示すように、内部クロックＣＫ２は外部
クロックＣＫ１に対し位相が時間ｔｄ２進むことにな
る。

【００３０】そこで、本実施例の位相同期回路を内蔵す
るＬＳＩが、ＬＳＩの外部データ出力ピンに出力データ
が現れるのに要するデータ出力遅延時間、つまり外部ク
ロックに対する遅延時間と同一時間に遅延時間ｔｄ２を
設定する。

【００３１】その結果、位相が外部クロックＣＫ１より
データ出力遅延時間進んだ内部クロックＣＫ２を動作ク
ロックとして内部回路を動作させることにより、外部ク
ロックＣＫ１に対し遅延することなく外部データ出力ピ
ンから出力データを出力させることができるため、各々
が外部クロックＣＫ１を供給して動作するＬＳＩ間のデ
ータ転送をデータ出力遅延時間をキャンセルして全く遅
延なく行うことができる。

【００３２】また、遅延回路４の遅延時間ｔｄ２がその
まま内部クロックＣＫ２の外部クロックＣＫ１に対する
位相進み時間となるため、要求される位相進み時間が外
部クロックＣＫ１の１／２周期以内の短い場合、遅延時
間ｔｄ２を比較的短く設定することができ、その結果、
以下の（１）〜（３）で示す効果を奏する。

【００３３】（１）遅延時間変化の絶対値が小さくなる
ため温度変化に強くなる。

【００３４】（２）遅延回路４を構成するレイアウト面
積を小さくできる。

【００３５】（３）同一レイアウト面積で遅延回路４を
形成する場合にはプロセス変動の影響を受けにくく遅延
精度が向上する。

【００３６】また、内部クロックＣＫ２は通常、クロッ
クドライバを介して位相同期回路外の内部回路に供給さ
れるが、このクロックドライバで生じる遅延をも考慮し
て遅延回路４の遅延時間ｔｄ２を設定すれば、クロック
ドライバの遅延をキャンセルすることができる。

【００３７】図３は遅延回路４の内部構成を示す回路図
である。同図に示すように、遅延回路４は抵抗Ｒ１，Ｒ
２及びキャパシタＣ１により構成され、抵抗Ｒ１の一端
に外部クロックＣＫ２を受け、抵抗Ｒ１の他端にキャパ
シタＣ１の一方電極及び抵抗Ｒ２の一端が接続される。
キャパシタＣ１の他方電極は接地され、抵抗Ｒ２の他端
から遅延内部クロックＤＣＫ２が得られる。なお、遅延
時間ｔｄ２は抵抗Ｒ１，Ｒ２の抵抗値及びキャパシタＣ
１の容量値により決定される。

【００３８】＜第２の実施例＞図４はこの発明の第２の
実施例である位相同期回路の構成を示すブロック図であ
る。同図に示すように、入力端子１に外部クロックＣＫ
１が入力され、入力端子１には遅延回路３が接続され
る。

【００３９】遅延回路３は外部クロックＣＫ１を遅延時
間ｔｄ１遅延させて遅延外部クロックＤＣＫ１を位相比
較器５の入力端８に出力する。

【００４０】位相比較器５は入力端８及び入力端９から
受けるそれぞれの信号の位相差を検出し、その結果であ
るパルス信号をループフィルタ６に出力する。すなわ
ち、位相比較器５は入力端８より受ける遅延外部クロッ
クＤＣＫ１の位相に対して入力端９より受ける信号が遅
れている場合はループフィルタ６から出力される位相比
較電圧値の増加を指示するパルス信号を出力し、その逆
の場合はループフィルタ６の位相比較電圧値の減少を指
示するパルス信号を出力する。

【００４１】ループフィルタ６は位相比較器５から出力
されるパルス信号をアナログ電圧に変換し、フィルタリ
ング処理を施して位相比較電圧を電圧制御発振器７に出
力する。

【００４２】電圧制御発振器７はループフィルタ６から
得た位相比較電圧に比例した周波数の内部クロックＣＫ
２を出力端子２から位相同期回路外に出力するととも
に、遅延回路４に出力する。この内部クロックＣＫ２は
ＬＳＩ内部の他の回路のクロックとして供給される。

【００４３】遅延回路４は内部クロックＣＫ２を遅延時
間ｔｄ２（＞ｔｄ１）遅延させて遅延内部クロックＤＣ
Ｋ２を位相比較器５の入力端９に出力する。

【００４４】なお、遅延回路３及び４の内部構成は図３
で示した第１の実施例の遅延回路４の内部構成と同様で
ある。

【００４５】このように、位相同期回路は、入力端８に
入力される遅延外部クロックＤＣＫ１に対し、入力端９
に入力される遅延内部クロックＤＣＫ２の位相が遅れた
場合は、位相比較器５はループフィルタ６から出力され
る位相比較電圧値の増加を指示するパルス信号を出力す
ることにより、電圧制御発振器７から出力される内部ク
ロックＣＫ２の発振周波数を上昇させ、逆に遅延外部ク
ロックＤＣＫ１に対し遅延内部クロックＤＣＫ２が進ん
でいる場合は、位相比較器５はループフィルタ６から出
力される位相比較電圧値の減少を指示するパルス信号を
出力することにより、内部クロックＣＫ２の発振周波数
を下降させる。

【００４６】したがって、位相同期回路は遅延外部クロ
ックＤＣＫ１と遅延内部クロックＤＣＫ２との位相差を
なくす方向に作用するため、図５に示すように、遅延外
部クロックＤＣＫ１に位相が同期した遅延内部クロック
ＤＣＫ２が得られる。

【００４７】このとき、外部クロックＣＫ１は遅延外部
クロックＤＣＫ１に対し遅延時間ｔｄ１位相が進んでお
り、内部クロックＣＫ２は遅延内部クロックＤＣＫ２に
対し遅延時間ｔｄ２位相が進んでいるため、図５に示す
ように、内部クロックＣＫ２は外部クロックＣＫ１に対
し位相が時間ｔｄ３（＝（ｔｄ２−ｔｄ１））進むこと
になる。

【００４８】そこで、本実施例の位相同期回路を内蔵す
るＬＳＩが、ＬＳＩの外部データ出力ピンに出力データ
が現れるのに要するデータ出力遅延時間、つまり外部ク
ロックに対する遅延時間と時間ｔｄ３とが一致するよう
に、遅延時間ｔｄ１及び遅延時間ｔｄ２を設定する。

【００４９】その結果、位相が外部クロックＣＫ１より
データ出力遅延時間進んだ内部クロックＣＫ２を動作ク
ロックとして内部回路を動作させることにより、外部ク
ロックＣＫ１に対し遅延することなく外部データ出力ピ
ンから出力データを出力させることができるため、各々
が外部クロックＣＫ１を供給して動作するＬＳＩ間のデ
ータ転送をデータ出力遅延時間をキャンセルして全く遅
延なく行うことができる。

【００５０】さらに、要求される位相進み時間が外部ク
ロックＣＫ１の１／２周期以内の比較的短い時間の場
合、例えば、遅延回路３の遅延時間ｔｄ１を“０”にし
て、遅延回路４の遅延時間ｔｄ２がそのまま内部クロッ
クＣＫ２の外部クロックＣＫ１に対する位相進み時間と
なるようにすれば、遅延回路４の遅延時間ｔｄ２を比較
的短く設定する（遅延回路３の遅延時間ｔｄ１は
“０”）ことができる。

【００５１】一方、要求される位相進み時間が外部クロ
ックＣＫ１の１／２周期以上の比較的長い時間の場合、
例えば、遅延回路４の遅延時間ｔｄ２を“０”にして、
図６に示すように、遅延回路３の外部クロックＣＫ１の
１／２周期Ｔ／２から遅延時間ｔｄ１を差し引いた時間
ｔｄ４が内部クロックＣＫ２の外部クロックＣＫ１に対
する位相進み時間となるようにすれば、遅延回路３の遅
延時間ｔｄ１を外部クロックＣＫ１の１／２周期以下の
比較的短い時間に設定する（遅延回路４の遅延時間ｔｄ
２は“０”）ことができる。

【００５２】すなわち、位相進み時間に適合して遅延回
路３の遅延時間ｔｄ１及び遅延回路４の遅延時間ｔｄ２
を設定することにより、要求される位相進み時間に関係
なく遅延回路３及び遅延回路４の遅延時間を短く設定し
て、遅延回路３及び４に関し第１の実施例で述べた
（１）〜（３）の効果を奏する。

【００５３】＜第３の実施例・遅延回路（その１）＞図
７はこの発明の第３の実施例である位相同期回路の遅延
回路３及び遅延回路４の内部構成を示す説明図である。
なお、位相同期回路の全体構成は図１で示した第１の実
施例と同様である。また、遅延回路３と遅延回路４との
内部構成は等価なため、以下では遅延回路３を代表して
説明する。

【００５４】同図に示すように、遅延回路３の遅延回路
入力端１１から遅延回路出力端１２に至る経路上に複数
の遅延部１３及びインバータ１４が介挿される。遅延回
路入力端１１は外部クロックＣＫ１を受け、遅延回路出
力端１２から内部クロックＣＫ２が出力される。

【００５５】遅延回路入力端１１から４個の遅延部１３
が直列に接続され、１個のインバータ１４を介して４個
の遅延部１３が直列に接続され、１個のインバータ１４
を介して遅延回路出力端１２に接続される。

【００５６】図８は各遅延部１３の内部構成を示す回路
図である。同図に示すように、入力端Ｐ１に抵抗Ｒ１１
の一端が接続され、抵抗Ｒ１１の他端にキャパシタＣ１
１の一方電極及び抵抗Ｒ１２の一端が接続される。キャ
パシタＣ１１の他方電極は接地され、抵抗Ｒ１２の他端
に出力端Ｐ２が接続される。

【００５７】そして、入力端Ｐ１〜出力端Ｐ２間を短絡
する短絡配線１７が抵抗Ｒ１１及び抵抗Ｒ１２に並行に
設けられる。

【００５８】したがって、各遅延部１３は短絡配線１７
が存在する場合は通常の信号線として機能し、短絡配線
１７がレーザカット等により切断された場合は遅延回路
として機能する。なお、遅延部１３が遅延機能を有する
場合の遅延時間は抵抗Ｒ１１，Ｒ２の抵抗値及びキャパ
シタＣ１１の容量値により決定される。

【００５９】このように、遅延回路３（遅延回路４）を
構成して、各遅延部１３の短絡配線１７を選択的に切断
することにより、遅延機能を持たせる個数を設定して、
遅延回路３の遅延時間ｔｄ１を制御することができる。

【００６０】その結果、遅延回路３（４）内の遅延機能
を持たせる遅延部１３の個数に比例して遅延時間ｔｄ１
（ｔｄ２）を設定することにより、外部クロックＣＫ１
の位相に対する内部クロックＣＫ２の位相差を選択的に
設定することができる。

【００６１】なお、遅延部１３及びインバータ１４の個
数並びにその接続形態は図７以外の構成でもよいのは勿
論である。

【００６２】＜第４の実施例・遅延回路（その２）＞図
９はこの発明の第４の実施例である位相同期回路の遅延
回路３及び遅延回路４の内部構成を示す説明図である。
なお、位相同期回路の全体構成は図１で示した第１の実
施例と同様である。また、遅延回路３と遅延回路４との
内部構成は等価なため、以下では遅延回路３を代表して
説明する。

【００６３】同図に示すように、遅延回路３の遅延回路
入力端１１から遅延回路出力端１２に至る経路上に遅延
部１８〜２０が並列に介挿される。遅延部１８〜２０は
それぞれ異なる信号伝播遅延時間を有している。

【００６４】遅延部１８はスイッチ２４を介して遅延回
路入力端１１に接続され、スイッチ２７を介して遅延回
路出力端１２に接続される。遅延部１９はスイッチ２５
を介して遅延回路入力端１１に接続され、スイッチ２８
を介して遅延回路出力端１２に接続される。遅延部２０
はスイッチ２６を介して遅延回路入力端１１に接続さ
れ、スイッチ２９を介して遅延回路出力端１２に接続さ
れる。

【００６５】スイッチ２４〜２９はそれぞれデコータ２
１からの制御信号によりオン／オフが制御される。デコ
ータ２１は制御端子２２及び２３より得られる外部制御
信号に基づきスイッチ２４〜２９を選択的にオン／オフ
させる。具体的にはスイッチ２４，２７、スイッチ２
５，２８及びスイッチ２６，２９の３つの組のうちいず
れか一のスイッチの組をオン、それ以外の組をオフさせ
る。

【００６６】このように、遅延回路３（遅延回路４）を
構成して、所望の遅延部の選択を指示する外部制御信号
を制御端子２２及び２３を介してデコータ２１に付与す
ることにより、外部から遅延時間ｔｄ１を制御すること
ができる。

【００６７】その結果、遅延回路３（４）の遅延時間を
外部から可変に設定することにより、外部クロックＣＫ
１の位相に対する内部クロックＣＫ２の位相差を選択的
に設定することができる。

【００６８】＜第５の実施例＞図１０はこの発明の第５
の実施例である位相同期回路の構成を示すブロック図で
ある。同図に示すように、遅延回路４からの遅延内部ク
ロックＤＣＫ２が出力端子３０を介して位相同期回路外
にさらに出力される。なお、他の構成は図１で示した第
１の実施例の構成と同様でるため説明は省略する。

【００６９】図１１は位相同期回路の動作を示すタイミ
ング図である。同図に示すように、外部クロックＣＫ１
と遅延内部クロックＤＣＫ２とが同期し、内部クロック
ＣＫ２は外部クロックＣＫ１より位相が遅延時間ｔｄ２
進んだ波形となる。

【００７０】図１２は第５の実施例の位相同期回路を内
蔵したＬＳＩ５０の内部構成を示すブロック図である。
第５の実施例の位相同期回路５１の入力端子１は、外部
クロックピン５６を介して外部より外部クロックＣＫ１
を受け、出力端子２から内部クロックＣＫ２を出力し、
出力端子３０から遅延内部クロックＤＣＫ２を出力す
る。

【００７１】入力回路５２は外部データ入力ピン５４を
介して外部より入力データを受け、出力端子３０を介し
て入力される遅延内部クロックＤＣＫ２に同期して入力
データに対する入力処理を行う。一方、出力回路５３
は、出力端子２より受ける内部クロックＣＫ２に同期し
て出力処理を行い外部データ出力ピン５５から出力デー
タを外部に出力する。

【００７２】このように、ＬＳＩ５０の出力回路５３は
外部クロックＣＫ１（遅延内部クロックＤＣＫ２）に基
づき動作し、入力回路５２は遅延内部クロックＤＣＫ２
に基づきは動作する。

【００７３】したがって、入力回路５２は外部クロック
ＣＫ１に位相が同期した遅延内部クロックＤＣＫ２（図
１１参照）のタイミングで入力データの取り込みが行え
るため、十分なセットアップタイムを確保することがで
きる。

【００７４】一方、出力回路５３の動作クロックである
内部クロックＣＫ２は、外部クロックＣＫ１より位相が
時間ｔｄ２進んでいるため（図１１参照）、ＬＳＩ５０
が外部クロックＣＫ１を得てからデータ出力端子にデー
タ出力を行うまでに要する出力回路５３の処理時間を時
間ｔｄ２に設定することにより、外部クロックＣＫ１に
対し遅延することなく外部データ出力ピンから出力デー
タを出力させることができるため、外部クロックＣＫ１
を動作クロックとし外部データ出力ピン５５からの出力
データを受ける次段のＬＳＩへのデータ転送を全く遅延
なく行うことができる。

【００７５】その結果、第５の実施例の位相同期回路５
１を内蔵したＬＳＩ５０は十分なセットアップタイムを
確保しながら、外部クロックＣＫ１に同期して高速のデ
ータ転送を行うことができる。

【００７６】

【発明の効果】以上説明したように、この発明に係る請
求項１記載の位相同期回路の位相比較手段は、入力信号
及び遅延発振信号の位相差に基づき位相比較信号を出力
するため、発振信号よりも所定時間位相が遅れている遅
延発振信号が入力信号に同期する。したがって、発振信
号は入力信号に対し位相が上記所定時間進む。

【００７７】その結果、請求項１記載の位相同期回路を
内蔵し、上記入力信号を外部クロックとする半導体集積
回路が、外部データ出力ピンに出力データが現れるのに
要するデータ出力遅延時間と同一時間に上記所定時間を
設定すれば、位相が入力信号より上記データ出力遅延時
間進んだ発振信号に同期して内部回路を動作させて、外
部クロックに対し遅延することなく外部データ出力ピン
から出力データを出力させることができるため、各々が
入力信号を外部クロックとした半導体集積回路間のデー
タ転送を上記データ出力遅延時間をキャンセルして全く
遅延なく行うことができる。

【００７８】また、請求項２記載の遅延手段は、遅延手
段は、物理的選択手段により所定の遅延時間の可変設定
が可能であるため、発振信号の入力信号に対する位相差
を選択的に設定することができる。

【００７９】また、請求項３記載の位相同期回路は、発
振信号を外部に出力する第１の出力端子と、遅延発振信
号を外部に出力する第２の出力端子とを備えている。し
たがって、この位相同期回路の第１あるいは第２の出力
端子に接続することにより、他の回路は発振信号あるい
は遅延発振信号に同期して動作することができる。

【００８０】この発明に係る請求項４記載の位相同期回
路の位相比較手段は、遅延入力信号及び遅延発振信号の
位相差に基づき位相比較信号を出力するため、発振信号
よりも第２の遅延時間位相が遅れている遅延発振信号と
入力信号よりも第１の遅延時間位相が遅れている遅延入
力信号とが同期する。したがって、発振信号は入力信号
に対する位相差は第１の遅延時間と第２の遅延時間との
時間差により決定する。

【００８１】その結果、請求項４記載の位相同期回路を
内蔵し、上記入力信号を外部クロックとする半導体集積
回路が、その外部データ出力ピンに出力データが現れる
のに要するデータ出力遅延時間分、発振信号が入力信号
よりも位相が進むように第１及び第２の遅延時間を設定
すれば、位相が入力信号より上記データ出力遅延時間進
んだ発振信号を内部動作クロックとして内部回路を動作
させて、外部クロックに対し遅延することなく外部デー
タ出力ピンから出力データを出力させることができるた
め、各々が入力信号を外部クロックとした半導体集積回
路間のデータ転送を上記データ出力遅延時間をキャンセ
ルして全く遅延なく行うことができる。

【００８２】しかも、第１及び第２の遅延時間を適当に
設定することにより、上記データ出力遅延時間の長さに
関係なく第１及び第２の遅延時間双方ともに入力信号の
１／２周期より短い時間に設定することができる。

【００８３】また、請求項５記載の位相同期回路の第１
及び第２の遅延手段のうち少なくとも一方の遅延手段
は、物理的選択手段により遅延時間の可変設定可能であ
るため、発振信号の入力信号に対する位相差を選択して
設定することができる。

【００８４】この発明に係る請求項６記載の半導体集積
回路は、請求項３記載の位相同期回路の第１の出力端子
を介して得られる発振信号に同期として出力処理を行い
出力データを外部データ出力ピンから出力する出力回路
と、入力データピンを介して得た入力データに対し位相
同期回路の第２の出力端子を介して得られる遅延発振信
号に同期して入力処理を行う入力回路とを備えるため、
入力回路は外部クロックに同期して入力処理を行い、出
力回路は外部クロックよりも所定の遅延時間進んだ発振
信号に同期して出力処理を行う。

【００８５】その結果、入力回路は十分なセットアップ
タイムを確保でき、出力回路は外部データ出力ピンに出
力データが現れるのに要するデータ出力遅延時間をキャ
ンセルすべく早期に出力処理を行うことができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例である位相同期回路
の構成を示すブロック図である。

【図２】 第１の実施例の位相同期回路の動作を示すタ
イミング図である。

【図３】 第１の実施例の遅延回路の内部構成を示す回
路図である。

【図４】 この発明の第２の実施例である位相同期回路
の構成を示すブロック図である。

【図５】 第２の実施例の位相同期回路の動作を示すタ
イミング図である。

【図６】 図６の効果説明用のタイミング図である。

【図７】 第３の実施例の位相同期回路における遅延回
路の内部構成を示す説明図である。

【図８】 図７の遅延部の内部構成を示す回路図であ
る。

【図９】 第４の実施例の位相同期回路における遅延回
路の内部構成を示す説明図である。

【図１０】 この発明の第５の実施例である位相同期回
路の構成を示すブロック図である。

【図１１】 第５の実施例の位相同期回路の動作を示す
タイミング図である。

【図１２】 図１０の位相同期回路の内蔵したＬＳ１の
構成を示すブロック図である。

【図１３】 従来の位相同期回路の構成を示すブロック
図である。

【図１４】 従来の位相同期回路の動作を示すタイミン
グ図である。

【符号の説明】 ３，４ 遅延回路、５ 位相比較器、６ チャージポン
プ、７ 電圧制御発振器、５４ 外部データ出力ピン、
５５ 外部データ入力ピン、５６ 外部クロックピン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊木 哲 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 石原 和哉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力信号と遅延発振信号とを受け、前記
   入力信号及び前記遅延発振信号の位相差に基づき位相比
   較信号を出力する位相比較手段と、 前記位相比較信号を受け、前記位相比較信号に基づく周
   波数で発振する発振信号を出力する発振手段と、 前記発振信号を受け、該発振信号を所定の遅延時間遅延
   させて前記遅延発振信号を出力する遅延手段とを備え
   る、位相同期回路。
2. 【請求項２】 前記遅延手段は、物理的選択手段により
   前記所定の遅延時間の可変設定が可能であることを特徴
   とする、請求項１記載の位相同期回路。
3. 【請求項３】 前記入力信号を受ける入力端子と、 前記発振信号を出力する第１の出力端子と、 前記遅延発振信号を出力する第２の出力端子とをさらに
   備える、請求項１あるいは請求項２に記載の位相同期回
   路。
4. 【請求項４】 入力信号を受け、該入力信号を第１の遅
   延時間遅延させて遅延入力信号を出力する第１の遅延手
   段と、 前記遅延入力信号と遅延発振信号とを受け、前記遅延入
   力信号及び前記遅延発振信号の位相差に基づき位相比較
   信号を出力する位相比較手段と、 前記位相比較信号を受け、前記位相比較信号に基づく周
   波数で発振する発振信号を出力する発振手段と、 前記発振信号を受け、該発振信号を第２の遅延時間遅延
   させて前記遅延発振信号を出力する第２の遅延手段とを
   備える、位相同期回路。
5. 【請求項５】 前記第１及び第２の遅延手段のうち少な
   くとも一方の遅延手段は、物理的選択手段により遅延時
   間の可変設定が可能であることを特徴とする、請求項４
   記載の位相同期回路。
6. 【請求項６】 請求項３記載の位相同期回路と、 外部より外部クロックを受け、前記位相同期回路の前記
   入力端子に接続される外部クロック入力ピンと、 外部より入力データを受ける外部データ入力ピンと、 外部に出力データを出力する外部データ出力ピンと、 前記位相同期回路の前記第１の出力端子を介して得られ
   る前記発振信号に同期して出力処理を行い前記出力デー
   タを前記外部データ出力ピンから出力する出力回路と、 前記入力データピンを介して得た前記入力データに対
   し、前記位相同期回路の前記第２の出力端子を介して得
   られる前記遅延発振信号に同期して入力処理を行う入力
   回路とを備える、半導体集積回路。