JPH08321773A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08321773A JPH08321773A JP7128499A JP12849995A JPH08321773A JP H08321773 A JPH08321773 A JP H08321773A JP 7128499 A JP7128499 A JP 7128499A JP 12849995 A JP12849995 A JP 12849995A JP H08321773 A JPH08321773 A JP H08321773A
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- delay
- clock
- phase
- semiconductor integrated
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 ＰＬＬ回路からなる位相調整回路を設けたク
ロック供給系を備えたＬＳＩにおいて、ＰＬＬ回路の参
照側入力端子の前にディレイ幅を調整可能な可変遅延回
路を設け、最終段のラッチ回路に入力されるクロック信
号を上記可変遅延回路を介してＰＬＬ回路に戻すように
構成した。 【効果】 ＬＳＩの電源電圧レベル、温度、プロセス条
件が変動した場合でも、各ＬＳＩ毎にＰＬＬ回路の位相
を調整することでクロックスキューを低減でき、このＬ
ＳＩを使用したシステムの高速化を図るとともにシステ
ムの信頼性を向上させることができる。
ロック供給系を備えたＬＳＩにおいて、ＰＬＬ回路の参
照側入力端子の前にディレイ幅を調整可能な可変遅延回
路を設け、最終段のラッチ回路に入力されるクロック信
号を上記可変遅延回路を介してＰＬＬ回路に戻すように
構成した。 【効果】 ＬＳＩの電源電圧レベル、温度、プロセス条
件が変動した場合でも、各ＬＳＩ毎にＰＬＬ回路の位相
を調整することでクロックスキューを低減でき、このＬ
ＳＩを使用したシステムの高速化を図るとともにシステ
ムの信頼性を向上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におけ
るクロック供給技術さらにはクロックの位相合わせに適
用して有効な技術に関し、特にＰＬＬ（フェーズ・ロッ
クド・ループ）回路をクロックの位相調整手段として用
いた半導体集積回路に利用して有効な技術に関する。
るクロック供給技術さらにはクロックの位相合わせに適
用して有効な技術に関し、特にＰＬＬ（フェーズ・ロッ
クド・ループ）回路をクロックの位相調整手段として用
いた半導体集積回路に利用して有効な技術に関する。
【０００２】
【従来の技術】従来、論理ＬＳＩにおいては、１つのク
ロック信号あるいは位相の異なる複数のクロック信号に
同期してＬＳＩ全体を動作させることがある。このよう
な場合外部から供給された基本クロック信号をＬＳＩ内
の各部のラッチ回路（フリップフロップ）等に分配する
ことにより、デコードやメモリのリード・ライト、各種
演算等の動作を行なうが、クロック信号の分配元から供
給先までの信号の遅延量が異なったりしていると、各ク
ロック信号の到達タイミングにずれ（クロックスキュ
ー）が発生する。クロックスキューがあると、ラッチ回
路では誤った信号を取り込んだり、論理ゲート回路では
出力に不所望のひげ状パルスが発生して回路が誤動作す
るおそれがある。従って、クロック同期型ＬＳＩでは、
クロックスキューの大小が、ＬＳＩの性能（動作速度）
を決定する要因となる。
ロック信号あるいは位相の異なる複数のクロック信号に
同期してＬＳＩ全体を動作させることがある。このよう
な場合外部から供給された基本クロック信号をＬＳＩ内
の各部のラッチ回路（フリップフロップ）等に分配する
ことにより、デコードやメモリのリード・ライト、各種
演算等の動作を行なうが、クロック信号の分配元から供
給先までの信号の遅延量が異なったりしていると、各ク
ロック信号の到達タイミングにずれ（クロックスキュ
ー）が発生する。クロックスキューがあると、ラッチ回
路では誤った信号を取り込んだり、論理ゲート回路では
出力に不所望のひげ状パルスが発生して回路が誤動作す
るおそれがある。従って、クロック同期型ＬＳＩでは、
クロックスキューの大小が、ＬＳＩの性能（動作速度）
を決定する要因となる。
【０００３】従来、末端のラッチ回路へのクロック到達
時間を一致させるためＬＳＩのクロック入力端子から末
端のラッチ回路等までのクロック配線が同じになるよう
に設計する等長配線方式が採用されている。
時間を一致させるためＬＳＩのクロック入力端子から末
端のラッチ回路等までのクロック配線が同じになるよう
に設計する等長配線方式が採用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
内のクロック配線を等長にしたとしても、複数のＬＳＩ
間では各配線に接続されるラッチ回路や論理ゲートの数
などが同一でないため配線ごとに負荷容量が異なり、遅
延時間に差が生じＬＳＩ間のクロックスキューが発生し
てしまう。そこで、本発明者は、ＰＬＬ回路を用いてＬ
ＳＩ間のクロックスキューを低減する方式について検討
した。ＰＬＬ回路を用いればその一方の入力端子に基本
となるクロック信号を入力し、他方の入力端子（参照
側）に末端のラッチ回路に入力されるクロック信号を戻
してやることで、最終的なクロック信号の位相を基本ク
ロック信号の位相に一致させることができるため、ＬＳ
Ｉ間のクロックスキューを低減することが可能となる。
内のクロック配線を等長にしたとしても、複数のＬＳＩ
間では各配線に接続されるラッチ回路や論理ゲートの数
などが同一でないため配線ごとに負荷容量が異なり、遅
延時間に差が生じＬＳＩ間のクロックスキューが発生し
てしまう。そこで、本発明者は、ＰＬＬ回路を用いてＬ
ＳＩ間のクロックスキューを低減する方式について検討
した。ＰＬＬ回路を用いればその一方の入力端子に基本
となるクロック信号を入力し、他方の入力端子（参照
側）に末端のラッチ回路に入力されるクロック信号を戻
してやることで、最終的なクロック信号の位相を基本ク
ロック信号の位相に一致させることができるため、ＬＳ
Ｉ間のクロックスキューを低減することが可能となる。
【０００５】ところが、ＰＬＬ回路からなる位相調整回
路を設けたクロック供給系にあっては、電源電圧レベル
や温度、プロセス条件等が設計時に予め予定した値どお
りであれば確かにＬＳＩ間のクロックスキューを設計ど
おりに低減することができるが、実際には使用されるシ
ステムで各ＬＳＩ毎に電源電圧レベルや温度が異なった
り、プロセス条件がばらついたりするため、どうしても
クロックスキューが発生してしまうという不都合がある
ことが明らかになった。
路を設けたクロック供給系にあっては、電源電圧レベル
や温度、プロセス条件等が設計時に予め予定した値どお
りであれば確かにＬＳＩ間のクロックスキューを設計ど
おりに低減することができるが、実際には使用されるシ
ステムで各ＬＳＩ毎に電源電圧レベルや温度が異なった
り、プロセス条件がばらついたりするため、どうしても
クロックスキューが発生してしまうという不都合がある
ことが明らかになった。
【０００６】この発明の目的は、各ＬＳＩ間で電源電圧
レベル、温度、プロセス条件が変動した場合でも、各Ｌ
ＳＩ毎にＰＬＬ回路の位相を調整することでクロックス
キューを低減できるようなＬＳＩを提供することにあ
る。
レベル、温度、プロセス条件が変動した場合でも、各Ｌ
ＳＩ毎にＰＬＬ回路の位相を調整することでクロックス
キューを低減できるようなＬＳＩを提供することにあ
る。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００９】すなわち、ＰＬＬ回路からなる位相調整回
路を設けたクロック供給系を備えたＬＳＩにおいて、Ｐ
ＬＬ回路の参照側入力端子の前にディレイ幅を調整可能
な可変遅延回路を設け、最終段のラッチ回路に入力され
るクロック信号を上記可変遅延回路を介してＰＬＬ回路
に戻すように構成したものである。
路を設けたクロック供給系を備えたＬＳＩにおいて、Ｐ
ＬＬ回路の参照側入力端子の前にディレイ幅を調整可能
な可変遅延回路を設け、最終段のラッチ回路に入力され
るクロック信号を上記可変遅延回路を介してＰＬＬ回路
に戻すように構成したものである。
【００１０】上記可変遅延回路におけるディレイ幅を指
定するため、上記ＰＬＬ回路に戻されるクロック信号と
同一の信号を外部へ出力する端子とディレイ制御信号を
入力する端子とを設け外部でディレイ制御信号を形成し
て入力するか、あるいはＬＳＩ内部にそのような制御信
号を形成する回路を設ける。
定するため、上記ＰＬＬ回路に戻されるクロック信号と
同一の信号を外部へ出力する端子とディレイ制御信号を
入力する端子とを設け外部でディレイ制御信号を形成し
て入力するか、あるいはＬＳＩ内部にそのような制御信
号を形成する回路を設ける。
【００１１】また、上記可変遅延回路は、ＭＯＳＦＥＴ
を利用した可変容量回路もしくはインバータを利用した
可変抵抗回路で構成して、容量値または抵抗値を上記デ
ィレイ制御信号で変えることができるように構成すれば
良い。
を利用した可変容量回路もしくはインバータを利用した
可変抵抗回路で構成して、容量値または抵抗値を上記デ
ィレイ制御信号で変えることができるように構成すれば
良い。
【００１２】
【作用】上記した手段によれば、ＬＳＩの電源電圧レベ
ル、温度、プロセス条件が変動した場合でも、可変遅延
回路におけるディレイ幅を調整することで各ＬＳＩ毎に
ＰＬＬ回路の位相を調整することが可能となってＬＳＩ
間のクロックスキューを低減するという上記目的を達成
することができる。
ル、温度、プロセス条件が変動した場合でも、可変遅延
回路におけるディレイ幅を調整することで各ＬＳＩ毎に
ＰＬＬ回路の位相を調整することが可能となってＬＳＩ
間のクロックスキューを低減するという上記目的を達成
することができる。
【００１３】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１４】図１は本発明を適用したＬＳＩのチップ全
体を表わす。同図に示されているように、チップ１の中
央に内部論理部２が設けられ、その外側のチップ周縁に
入出力回路部３が設けられている。ＬＳＩ外部から入力
された信号は入出力回路部３に設けられている入力バッ
ファを介して内部論理部２に伝えられる。内部論理部２
は、クロック信号に同期して動作して入出力回路部３を
介して入力された信号を処理した後、入出力回路部３を
介してＬＳＩの外部へ出力する。特に制限されないが、
上記内部論理回路２はＣＭＯＳＦＥＴからなる論理ゲー
トで構成されている。
体を表わす。同図に示されているように、チップ１の中
央に内部論理部２が設けられ、その外側のチップ周縁に
入出力回路部３が設けられている。ＬＳＩ外部から入力
された信号は入出力回路部３に設けられている入力バッ
ファを介して内部論理部２に伝えられる。内部論理部２
は、クロック信号に同期して動作して入出力回路部３を
介して入力された信号を処理した後、入出力回路部３を
介してＬＳＩの外部へ出力する。特に制限されないが、
上記内部論理回路２はＣＭＯＳＦＥＴからなる論理ゲー
トで構成されている。
【００１５】上記内部論理部２の回路の動作に必要なク
ロック信号がクロック入力端子ＣＰＬＬＩＮに入力さ
れ、クロック入力バッファ４およびＰＬＬ回路５を介し
て分周／多相発生回路６に伝えられ、クロック分配系１
０によって末端のラッチ回路７に供給される。図１に
は、クロック信号の供給を受ける末端のラッチ回路７の
１つが代表として示されているが、同様なラッチ回路７
が内部論理部２内に多数設けられ、次第に枝分かれする
ように構成されたクロック分配系１０によってそれぞれ
クロックが供給されるようにされている。
ロック信号がクロック入力端子ＣＰＬＬＩＮに入力さ
れ、クロック入力バッファ４およびＰＬＬ回路５を介し
て分周／多相発生回路６に伝えられ、クロック分配系１
０によって末端のラッチ回路７に供給される。図１に
は、クロック信号の供給を受ける末端のラッチ回路７の
１つが代表として示されているが、同様なラッチ回路７
が内部論理部２内に多数設けられ、次第に枝分かれする
ように構成されたクロック分配系１０によってそれぞれ
クロックが供給されるようにされている。
【００１６】特に制限されないが、この実施例のクロッ
ク分配系１０は、ＬＳＩのクロック入力端子から末端の
ラッチ回路等までのクロック配線が同じになるように設
計する等長配線方式によってクロック配線が形成されて
いると共に、クロック配線の適当な分岐点にはバッファ
アンプ８ａ，８ｂ，８ｃが挿入されている。
ク分配系１０は、ＬＳＩのクロック入力端子から末端の
ラッチ回路等までのクロック配線が同じになるように設
計する等長配線方式によってクロック配線が形成されて
いると共に、クロック配線の適当な分岐点にはバッファ
アンプ８ａ，８ｂ，８ｃが挿入されている。
【００１７】図１に示すようなＬＳＩを複数個用いてシ
ステムを構成し高速でデータの送受信を行なう場合、各
ＬＳＩ内のラッチ回路へのクロック入力タイミングがＬ
ＳＩ間で一致しているのが望ましい。この実施例のＬＳ
Ｉには、ラッチ回路７へのクロックの入力タイミングを
ＬＳＩ間で一致させるためＰＬＬ回路５が設けられてい
る。これとともに、電源電圧レベル、温度、プロセス条
件が変動した場合にもＰＬＬ回路５でクロックの位相調
整を行なえるようにするため、この実施例では以下のよ
うな工夫がなされている。
ステムを構成し高速でデータの送受信を行なう場合、各
ＬＳＩ内のラッチ回路へのクロック入力タイミングがＬ
ＳＩ間で一致しているのが望ましい。この実施例のＬＳ
Ｉには、ラッチ回路７へのクロックの入力タイミングを
ＬＳＩ間で一致させるためＰＬＬ回路５が設けられてい
る。これとともに、電源電圧レベル、温度、プロセス条
件が変動した場合にもＰＬＬ回路５でクロックの位相調
整を行なえるようにするため、この実施例では以下のよ
うな工夫がなされている。
【００１８】すなわち、末端のラッチ回路のいずれか一
つ（図ではラッチ回路７）に供給される最終クロック信
号が、位相調整用の可変遅延回路１１を介して上記ＰＬ
Ｌ回路５の参照側入力端子ＰＬＬＲＥＦにも入力される
と共に、クロック出力バッファ１２を介してモニタ用ク
ロック出力端子ＣＰＬＬＲＥＦに出力されるように構成
されている。また、ＬＳＩには、上記可変遅延回路１１
におけるディレイ幅を外部から指定するためのディレイ
制御信号入力用の端子ＤＣＮＴＬ１〜ＤＣＮＴＬｋと、
特に必須な機能ではないが、これらの端子より入力され
た制御信号を保持するディレイ調整用レジスタ１３とが
設けられている。
つ（図ではラッチ回路７）に供給される最終クロック信
号が、位相調整用の可変遅延回路１１を介して上記ＰＬ
Ｌ回路５の参照側入力端子ＰＬＬＲＥＦにも入力される
と共に、クロック出力バッファ１２を介してモニタ用ク
ロック出力端子ＣＰＬＬＲＥＦに出力されるように構成
されている。また、ＬＳＩには、上記可変遅延回路１１
におけるディレイ幅を外部から指定するためのディレイ
制御信号入力用の端子ＤＣＮＴＬ１〜ＤＣＮＴＬｋと、
特に必須な機能ではないが、これらの端子より入力され
た制御信号を保持するディレイ調整用レジスタ１３とが
設けられている。
【００１９】ＰＬＬ回路５は入力端子ＰＬＬＩＮとＰＬ
ＬＲＥＦに入力されたクロックをそれぞれ分周する分周
器５１，５２と、分周された２つのクロックの位相を比
較し位相差に応じた信号を出力する位相比較器５３と、
位相比較器５３の出力によって充電もしくは放電を行な
うチャージポンプ５４と、チャージポンプ５４の充電電
圧に応じた周波数の発振信号を形成する電圧制御発振器
（ＶＣＯ）５５と、発振器５５の発振信号を分周する分
周器５６とから構成されており、参照側入力端子ＰＬＬ
ＲＥＦに入力されているクロックの位相が入力端子ＰＬ
ＬＩＮに入力されている基本クロックの位相に一致する
ようにチャージポンプ５４で発振器５５の発振周波数を
調整するように動作する。
ＬＲＥＦに入力されたクロックをそれぞれ分周する分周
器５１，５２と、分周された２つのクロックの位相を比
較し位相差に応じた信号を出力する位相比較器５３と、
位相比較器５３の出力によって充電もしくは放電を行な
うチャージポンプ５４と、チャージポンプ５４の充電電
圧に応じた周波数の発振信号を形成する電圧制御発振器
（ＶＣＯ）５５と、発振器５５の発振信号を分周する分
周器５６とから構成されており、参照側入力端子ＰＬＬ
ＲＥＦに入力されているクロックの位相が入力端子ＰＬ
ＬＩＮに入力されている基本クロックの位相に一致する
ようにチャージポンプ５４で発振器５５の発振周波数を
調整するように動作する。
【００２０】この実施例では、位相調整用の可変遅延回
路１１を介して上記ＰＬＬ回路５の参照側入力端子ＰＬ
ＬＲＥＦに供給される最終クロック信号と同一位相のク
ロック信号がクロック出力バッファ１２を介してモニタ
用クロック出力端子ＣＰＬＬＲＥＦに出力されるように
構成されており、このモニタ端子に出力されたクロック
の位相を外部の回路でモニタして当該クロックの位相が
所望の位相からずれているか検出し、その位相ずれの量
に応じて上記可変遅延回路１１におけるディレイ幅を外
部の回路もしくは装置で決定しそれを指令するためのデ
ィレイ制御信号を形成して端子ＤＣＮＴＬ１〜ＤＣＮＴ
Ｌｋから入力し、ディレイ調整用レジスタ１３に設定す
るようになっている。ディレイ調整用レジスタ１３は、
複数のフリップフロップからなる通常のレジスタで構成
してもよいし、ＰＲＯＭのように電源オフ時にもデータ
を保持できるような回路で構成してもよい。
路１１を介して上記ＰＬＬ回路５の参照側入力端子ＰＬ
ＬＲＥＦに供給される最終クロック信号と同一位相のク
ロック信号がクロック出力バッファ１２を介してモニタ
用クロック出力端子ＣＰＬＬＲＥＦに出力されるように
構成されており、このモニタ端子に出力されたクロック
の位相を外部の回路でモニタして当該クロックの位相が
所望の位相からずれているか検出し、その位相ずれの量
に応じて上記可変遅延回路１１におけるディレイ幅を外
部の回路もしくは装置で決定しそれを指令するためのデ
ィレイ制御信号を形成して端子ＤＣＮＴＬ１〜ＤＣＮＴ
Ｌｋから入力し、ディレイ調整用レジスタ１３に設定す
るようになっている。ディレイ調整用レジスタ１３は、
複数のフリップフロップからなる通常のレジスタで構成
してもよいし、ＰＲＯＭのように電源オフ時にもデータ
を保持できるような回路で構成してもよい。
【００２１】図２および図３には、上記可変遅延回路１
１の具体的な回路の構成例が示されている。いずれもＣ
Ｒ時定数を変化させることで信号の遅延量を可変にでき
るように構成された回路である。このうち、図２は容量
値を可変にできるようにした例を、また図３は抵抗値を
可変にできるようにした例を示す。
１の具体的な回路の構成例が示されている。いずれもＣ
Ｒ時定数を変化させることで信号の遅延量を可変にでき
るように構成された回路である。このうち、図２は容量
値を可変にできるようにした例を、また図３は抵抗値を
可変にできるようにした例を示す。
【００２２】図２において、直列形態に接続されたイン
バータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３は等価的に抵
抗と見なされる回路、４個のＣＭＯＳトランスファゲー
トが直列形態に接続されその一端が上記インバータＩＮ
Ｖ１，ＩＮＶ２の出力端子にまた他端がＭＯＳＦＥＴ
Ｑ１，Ｑ２のゲート端子に接続されてなる回路ＣＣ１，
ＣＣ２は可変容量を構成する回路である。ＣＭＯＳトラ
ンスファゲートの数は４個に、また可変容量回路の数は
２つに限定されるものでなく、調整可能にしたいディレ
イ幅に応じて任意に設定することができる。
バータ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３は等価的に抵
抗と見なされる回路、４個のＣＭＯＳトランスファゲー
トが直列形態に接続されその一端が上記インバータＩＮ
Ｖ１，ＩＮＶ２の出力端子にまた他端がＭＯＳＦＥＴ
Ｑ１，Ｑ２のゲート端子に接続されてなる回路ＣＣ１，
ＣＣ２は可変容量を構成する回路である。ＣＭＯＳトラ
ンスファゲートの数は４個に、また可変容量回路の数は
２つに限定されるものでなく、調整可能にしたいディレ
イ幅に応じて任意に設定することができる。
【００２３】上記可変容量回路ＣＣ１は、図１のディレ
イ調整用レジスタ１３から供給される制御信号Ａ１，Ａ
２，Ａ３，Ａ４が表１のように変化することによって容
量値が段階的に変化する。各信号Ａｉがハイレベルのと
き直列形態の４連ＭＯＳＦＥＴは上から順にオン状態と
されるため、オンされたＭＯＳＦＥＴを通してインバー
タＩＮＶ１の出力端子から各ＭＯＳＦＥＴのソース・ド
レインと基板間の寄生容量（ダイオード容量）Ｃｓが次
第に見えるようになり、インバータＩＮＶ１の出力端子
に接続される容量が次第に増大して、可変遅延回路１１
の遅延量が増加するようになる。
イ調整用レジスタ１３から供給される制御信号Ａ１，Ａ
２，Ａ３，Ａ４が表１のように変化することによって容
量値が段階的に変化する。各信号Ａｉがハイレベルのと
き直列形態の４連ＭＯＳＦＥＴは上から順にオン状態と
されるため、オンされたＭＯＳＦＥＴを通してインバー
タＩＮＶ１の出力端子から各ＭＯＳＦＥＴのソース・ド
レインと基板間の寄生容量（ダイオード容量）Ｃｓが次
第に見えるようになり、インバータＩＮＶ１の出力端子
に接続される容量が次第に増大して、可変遅延回路１１
の遅延量が増加するようになる。
【００２４】
【表１】
【００２５】上記可変容量回路ＣＣ２も同様であり、デ
ィレイ調整用レジスタ１３から供給される制御信号Ａ
５，Ａ６，Ａ７，Ａ８によってその容量値が段階的に変
化して信号の遅延量が変化するように構成されている。
なお、最終段のインバータＩＮＶ４はＰＬＬ回路５の参
照側入力端子ＰＬＲＥＦにクロックを供給するための駆
動回路、ＩＮＶ５はモニタ端子ＣＰＬＬＲＥＦにクロッ
クを供給するための駆動回路である。
ィレイ調整用レジスタ１３から供給される制御信号Ａ
５，Ａ６，Ａ７，Ａ８によってその容量値が段階的に変
化して信号の遅延量が変化するように構成されている。
なお、最終段のインバータＩＮＶ４はＰＬＬ回路５の参
照側入力端子ＰＬＲＥＦにクロックを供給するための駆
動回路、ＩＮＶ５はモニタ端子ＣＰＬＬＲＥＦにクロッ
クを供給するための駆動回路である。
【００２６】図３の可変遅延回路は、初段インバータ回
路ＩＮＶ１と最終インバータ回路ＩＮＶ４，ＩＮＶ５と
の間に接続されたインバータ群からなる可変抵抗回路Ｒ
Ｒ１，ＲＲ２である。各可変抵抗回路ＲＲ１，ＲＲ２
は、それぞれ１個の通常のＣＭＯＳインバータに４個の
クロックドインバータが並列接続され同一の入力信号に
よって駆動されるように構成されている。
路ＩＮＶ１と最終インバータ回路ＩＮＶ４，ＩＮＶ５と
の間に接続されたインバータ群からなる可変抵抗回路Ｒ
Ｒ１，ＲＲ２である。各可変抵抗回路ＲＲ１，ＲＲ２
は、それぞれ１個の通常のＣＭＯＳインバータに４個の
クロックドインバータが並列接続され同一の入力信号に
よって駆動されるように構成されている。
【００２７】このうち可変抵抗回路ＲＲ１の４連クロッ
クドインバータは、図１のディレイ調整用レジスタ１３
から供給される制御信号Ａ１，Ａ２，Ａ３，Ａ４が表２
のように変化することによって抵抗値が段階的に変化す
る。各信号Ａｉがハイレベルのとき当該クロックドイン
バータは動作状態とされるため、動作可能なクロックド
インバータの数が多いほど前段のインバータＩＮＶ１の
出力端子から見える抵抗値が小さくなる。各インバータ
の入力端子にはＭＯＳＦＥＴのゲート容量（絶縁膜容
量）Ｃｇが存在するため、このゲート容量と上記抵抗値
とにより、ＣＲ時定数が決定される。そのため、上記抵
抗値が小さくなるほど信号遅延量が減少するようにな
る。
クドインバータは、図１のディレイ調整用レジスタ１３
から供給される制御信号Ａ１，Ａ２，Ａ３，Ａ４が表２
のように変化することによって抵抗値が段階的に変化す
る。各信号Ａｉがハイレベルのとき当該クロックドイン
バータは動作状態とされるため、動作可能なクロックド
インバータの数が多いほど前段のインバータＩＮＶ１の
出力端子から見える抵抗値が小さくなる。各インバータ
の入力端子にはＭＯＳＦＥＴのゲート容量（絶縁膜容
量）Ｃｇが存在するため、このゲート容量と上記抵抗値
とにより、ＣＲ時定数が決定される。そのため、上記抵
抗値が小さくなるほど信号遅延量が減少するようにな
る。
【００２８】上記可変抵抗回路ＲＲ２もＲＲ１と同様で
あり、ディレイ調整用レジスタ１３から供給される制御
信号Ａ５，Ａ６，Ａ７，Ａ８によってその抵抗値が段階
的に変化して信号遅延量が変化するように構成されてい
る。ただし、図３の可変抵抗回路では、図２の可変容量
回路の制御信号と異なり「１」の立つ信号の順序は問題
とされず、「１」の立つ信号の数が表２と同一であれば
良い。
あり、ディレイ調整用レジスタ１３から供給される制御
信号Ａ５，Ａ６，Ａ７，Ａ８によってその抵抗値が段階
的に変化して信号遅延量が変化するように構成されてい
る。ただし、図３の可変抵抗回路では、図２の可変容量
回路の制御信号と異なり「１」の立つ信号の順序は問題
とされず、「１」の立つ信号の数が表２と同一であれば
良い。
【００２９】
【表２】
【００３０】以上説明したように上記実施例は、ＰＬＬ
回路からなる位相調整回路を設けたクロック供給系を備
えたＬＳＩにおいて、ＰＬＬ回路の参照側入力端子の前
にディレイ幅を調整可能な可変遅延回路を設け、最終段
のラッチ回路に入力されるクロック信号を上記可変遅延
回路を介してＰＬＬ回路に戻すように構成したので、Ｌ
ＳＩの電源電圧レベル、温度、プロセス条件が変動した
場合でも、可変遅延回路におけるディレイ幅を調整する
ことで各ＬＳＩ毎にＰＬＬ回路の位相を調整することが
可能となって、ＬＳＩ間のシステム・クロックスキュー
を低減することができるという効果がある。
回路からなる位相調整回路を設けたクロック供給系を備
えたＬＳＩにおいて、ＰＬＬ回路の参照側入力端子の前
にディレイ幅を調整可能な可変遅延回路を設け、最終段
のラッチ回路に入力されるクロック信号を上記可変遅延
回路を介してＰＬＬ回路に戻すように構成したので、Ｌ
ＳＩの電源電圧レベル、温度、プロセス条件が変動した
場合でも、可変遅延回路におけるディレイ幅を調整する
ことで各ＬＳＩ毎にＰＬＬ回路の位相を調整することが
可能となって、ＬＳＩ間のシステム・クロックスキュー
を低減することができるという効果がある。
【００３１】また、上記ＰＬＬ回路に戻されるクロック
信号と同一の信号を外部へ出力する端子を設けるととも
に、上記可変遅延回路におけるディレイ幅を指定するデ
ィレイ制御信号を入力する端子を設けたので、外部でデ
ィレイ制御信号を形成して入力することでシステムの動
作中にクロックの位相調整量を変えることができるとい
う効果がある。
信号と同一の信号を外部へ出力する端子を設けるととも
に、上記可変遅延回路におけるディレイ幅を指定するデ
ィレイ制御信号を入力する端子を設けたので、外部でデ
ィレイ制御信号を形成して入力することでシステムの動
作中にクロックの位相調整量を変えることができるとい
う効果がある。
【００３２】さらに、上記可変遅延回路は、インバータ
回路と該インバータ回路の出力端子に接続されゲート端
子に上記ディレイ制御信号が印加された直列形態の複数
個のＭＯＳＦＥＴとにより、あるいは少なくとも１つの
インバータ回路と該インバータ回路と同一の入力信号お
よび上記ディレイ制御信号が共通に印加された複数個の
クロックドインバータとにより構成したので、内部論理
部を構成する素子と同一の素子で可変遅延回路を形成す
ることができ、何らプロセスを変更することなく本発明
の機能を有するＬＳＩを製造することができるという効
果がある。
回路と該インバータ回路の出力端子に接続されゲート端
子に上記ディレイ制御信号が印加された直列形態の複数
個のＭＯＳＦＥＴとにより、あるいは少なくとも１つの
インバータ回路と該インバータ回路と同一の入力信号お
よび上記ディレイ制御信号が共通に印加された複数個の
クロックドインバータとにより構成したので、内部論理
部を構成する素子と同一の素子で可変遅延回路を形成す
ることができ、何らプロセスを変更することなく本発明
の機能を有するＬＳＩを製造することができるという効
果がある。
【００３３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、可変遅延回路１１へのディレイ制御信号
を外部の回路で形成してディレイ調整用レジスタ１３を
介して与えるようにしているが、ディレイ調整用レジス
タ１３を省略してディレイ制御信号を直接可変遅延回路
１１に与えるように構成しても良いし、ディレイ制御信
号を形成する回路をＬＳＩ内部に設けるようにしても良
い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、可変遅延回路１１へのディレイ制御信号
を外部の回路で形成してディレイ調整用レジスタ１３を
介して与えるようにしているが、ディレイ調整用レジス
タ１３を省略してディレイ制御信号を直接可変遅延回路
１１に与えるように構成しても良いし、ディレイ制御信
号を形成する回路をＬＳＩ内部に設けるようにしても良
い。
【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるクロッ
ク同期型の半導体集積回路に適用した場合について説明
したが、本発明はＰＬＬ回路を内蔵するＬＳＩ一般に利
用することができる。
なされた発明をその背景となった利用分野であるクロッ
ク同期型の半導体集積回路に適用した場合について説明
したが、本発明はＰＬＬ回路を内蔵するＬＳＩ一般に利
用することができる。
【００３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３６】すなわち、ＰＬＬ回路からなる位相調整回
路を設けたクロック供給系を備えたＬＳＩにおいて、Ｌ
ＳＩの電源電圧レベル、温度、プロセス条件が変動した
場合でも、各ＬＳＩ毎にＰＬＬ回路の位相を調整するこ
とでＬＳＩ間のクロックスキューを低減でき、このＬＳ
Ｉを使用したシステムの高速化を図るとともにシステム
の信頼性を向上させることができる。
路を設けたクロック供給系を備えたＬＳＩにおいて、Ｌ
ＳＩの電源電圧レベル、温度、プロセス条件が変動した
場合でも、各ＬＳＩ毎にＰＬＬ回路の位相を調整するこ
とでＬＳＩ間のクロックスキューを低減でき、このＬＳ
Ｉを使用したシステムの高速化を図るとともにシステム
の信頼性を向上させることができる。
【図１】本発明を適用したＬＳＩの一実施例を示すブロ
ック図である。
ック図である。
【図２】可変遅延回路の具体的な回路の構成例を示す回
路図である。
路図である。
【図３】可変遅延回路の他の構成例を示す回路図であ
る。
る。
１ チップ ２ 内部論理部 ３ 入出力回路部 ４ クロック入力バッファ ５ ＰＬＬ回路 ６ 分周／多相発生回路 ７ ラッチ回路（フリップフロップ） ８ａ，８ｂ，８ｃ バッファアンプ １０ クロック分配系 １１ 可変遅延回路 １２ クロック出力バッファ ＣＣ１，ＣＣ２ 可変容量回路 ＲＲ１，ＲＲ２ 可変抵抗回路
Claims (5)
- 【請求項１】 ＰＬＬ回路からなる位相調整回路を設け
たクロック供給系を備えた半導体集積回路において、Ｐ
ＬＬ回路の参照側入力端子の前にディレイ幅を調整可能
な可変遅延回路を設け、最終段のラッチ回路に入力され
るクロック信号を上記可変遅延回路を介してＰＬＬ回路
に戻すように構成したことを特徴とする半導体集積回
路。 - 【請求項２】 上記ＰＬＬ回路に戻されるクロック信号
と同一の信号を外部へ出力する端子を備えるとともに、
上記可変遅延回路におけるディレイ幅を指定するディレ
イ制御信号を入力する端子を備えてなることを特徴とす
る請求項１に記載の半導体集積回路。 - 【請求項３】 上記可変遅延回路は、インバータ回路
と、該インバータ回路の出力端子に接続されゲート端子
に上記ディレイ制御信号が印加された直列形態の複数個
のＭＯＳＦＥＴとにより構成されていることを特徴とす
る請求項２に記載の半導体集積回路。 - 【請求項４】 上記可変遅延回路は、少なくとも１つの
インバータ回路と、該インバータ回路と同一の入力信号
および上記ディレイ制御信号が共通に印加された複数個
のクロックドインバータとにより構成されていることを
特徴とする請求項２に記載の半導体集積回路。 - 【請求項５】 ＰＬＬ回路からなるクロック位相調整回
路を内蔵した請求項２〜４に記載の半導体集積回路が複
数個組み合わされてなる半導体集積回路システムにおい
て、上記クロック出力端子に出力されるクロックを監視
して上記可変遅延回路におけるディレイ幅を決定しそれ
を指定するディレイ制御信号を形成して当該半導体集積
回路に入力する外部回路を設けたことを特徴とする半導
体集積回路システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128499A JPH08321773A (ja) | 1995-05-26 | 1995-05-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7128499A JPH08321773A (ja) | 1995-05-26 | 1995-05-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321773A true JPH08321773A (ja) | 1996-12-03 |
Family
ID=14986259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7128499A Pending JPH08321773A (ja) | 1995-05-26 | 1995-05-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321773A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339553B1 (en) | 1999-09-08 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit having additional delay line outside digital DLL loop and semiconductor memory device including the same |
| KR100424174B1 (ko) * | 2001-08-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 페이스 락 루프 회로 |
| JP2006352554A (ja) * | 2005-06-16 | 2006-12-28 | Oki Electric Ind Co Ltd | 表示駆動回路 |
| US9246498B2 (en) | 2013-08-28 | 2016-01-26 | Fujitsu Limited | Electronic circuit and control method |
-
1995
- 1995-05-26 JP JP7128499A patent/JPH08321773A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339553B1 (en) | 1999-09-08 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Clock generating circuit having additional delay line outside digital DLL loop and semiconductor memory device including the same |
| KR100424174B1 (ko) * | 2001-08-21 | 2004-03-24 | 주식회사 하이닉스반도체 | 페이스 락 루프 회로 |
| JP2006352554A (ja) * | 2005-06-16 | 2006-12-28 | Oki Electric Ind Co Ltd | 表示駆動回路 |
| US9246498B2 (en) | 2013-08-28 | 2016-01-26 | Fujitsu Limited | Electronic circuit and control method |
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