JP2577295Y2 - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
- Publication number
- JP2577295Y2 JP2577295Y2 JP1990404747U JP40474790U JP2577295Y2 JP 2577295 Y2 JP2577295 Y2 JP 2577295Y2 JP 1990404747 U JP1990404747 U JP 1990404747U JP 40474790 U JP40474790 U JP 40474790U JP 2577295 Y2 JP2577295 Y2 JP 2577295Y2
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- controlled
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、制御電圧によって発
振周波数が制御される電圧制御発振回路に関する。
振周波数が制御される電圧制御発振回路に関する。
【０００２】
【従来の技術】一部の素子のインピーダンスが制御電圧
によって制御されることにより、制御電圧に応じた周波
数で発振する電圧制御発振回路が知られている。図３
は、この種の電圧制御発振回路の構成例を示すものであ
る。この図において、１０、１０、〜は各々ＣＭＯＳイ
ンバータであり、これらのＣＭＯＳインバータ１０、１
０、〜が２Ｎ−１段（Ｎは整数）閉ループ状にカスケー
ド接続されることによりリングオシレータが構成されて
いる。各ＣＭＯＳインバータ１０は、ＰチャネルＭＯＳ
ＦＥＴ１１および１２とＮチャネルＭＯＳＦＥＴ１３お
よび１４とによって構成される。ＰチャネルＭＯＳＦＥ
Ｔ１１およびＮチャネルＭＯＳＦＥＴ１３は、双方のゲ
ートが共通接続されて信号入力端をなし、双方のドレイ
ンが共通接続されて信号出力端となっている。Ｐチャネ
ルＭＯＳＦＥＴ１１のソースには、ＰチャネルＭＯＳＦ
ＥＴ１２のドレインが接続されており、ＰチャネルＭＯ
ＳＦＥＴ１２はソースが電源ＶＤＤに接続され、ゲート
は接地されている。ＮチャネルＭＯＳＦＥＴ１３のソー
スは、ＮチャネルＭＯＳＦＥＴ１４のドレインが接続さ
れている。このＮチャネルＭＯＳＦＥＴ１４はソースが
接地されると共に、ゲートには制御電圧ＶＣが印加さ
れ、ドレイン−ソース間の抵抗値が制御電圧ＶＣによっ
て制御される。このような構成によれば、制御電圧に応
じて各ＣＭＯＳインバータ１０、１０、〜の信号遅延時
間が変化され、制御電圧ＶＣに応じた周波数の発振出力
が得られる。
によって制御されることにより、制御電圧に応じた周波
数で発振する電圧制御発振回路が知られている。図３
は、この種の電圧制御発振回路の構成例を示すものであ
る。この図において、１０、１０、〜は各々ＣＭＯＳイ
ンバータであり、これらのＣＭＯＳインバータ１０、１
０、〜が２Ｎ−１段（Ｎは整数）閉ループ状にカスケー
ド接続されることによりリングオシレータが構成されて
いる。各ＣＭＯＳインバータ１０は、ＰチャネルＭＯＳ
ＦＥＴ１１および１２とＮチャネルＭＯＳＦＥＴ１３お
よび１４とによって構成される。ＰチャネルＭＯＳＦＥ
Ｔ１１およびＮチャネルＭＯＳＦＥＴ１３は、双方のゲ
ートが共通接続されて信号入力端をなし、双方のドレイ
ンが共通接続されて信号出力端となっている。Ｐチャネ
ルＭＯＳＦＥＴ１１のソースには、ＰチャネルＭＯＳＦ
ＥＴ１２のドレインが接続されており、ＰチャネルＭＯ
ＳＦＥＴ１２はソースが電源ＶＤＤに接続され、ゲート
は接地されている。ＮチャネルＭＯＳＦＥＴ１３のソー
スは、ＮチャネルＭＯＳＦＥＴ１４のドレインが接続さ
れている。このＮチャネルＭＯＳＦＥＴ１４はソースが
接地されると共に、ゲートには制御電圧ＶＣが印加さ
れ、ドレイン−ソース間の抵抗値が制御電圧ＶＣによっ
て制御される。このような構成によれば、制御電圧に応
じて各ＣＭＯＳインバータ１０、１０、〜の信号遅延時
間が変化され、制御電圧ＶＣに応じた周波数の発振出力
が得られる。
【０００３】
【考案が解決しようとする課題】ところで、上述した従
来の電圧制御発振回路は、制御電圧ＶＣが低くなると、
図４に示すように発振周波数ｆが極めて低くなり、最悪
の場合、発振が停止してしまい、発振出力の供給を常に
必要とするシステムに対して適用することができないと
いう問題があった。
来の電圧制御発振回路は、制御電圧ＶＣが低くなると、
図４に示すように発振周波数ｆが極めて低くなり、最悪
の場合、発振が停止してしまい、発振出力の供給を常に
必要とするシステムに対して適用することができないと
いう問題があった。
【０００４】この考案は上述した事情に鑑みてなされた
ものであり、制御電圧が低くなっても発振が停止するこ
とのない電圧制御発振回路を提供することを目的とす
る。
ものであり、制御電圧が低くなっても発振が停止するこ
とのない電圧制御発振回路を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】この考案は、制御電圧に
よって、構成要素たる一部の素子のインピーダンスが制
御されることにより、発振周波数の制御されるＣＭＯＳ
インバータ型電圧制御発振回路において、第一の制御電
圧によってインピーダンス制御される第一の素子と、第
二の制御電圧によってインピーダンスが制御される第二
の素子とを並列接続し、前記第一の素子を含む経路と、
前記第二の素子とを含む経路のインピーダンスを各々独
立に制御可能に並列回路を形成し、該並列回路のインピ
ーダンスにより前記電圧制御発振回路の発振周波数を制
御するとともに、 前記第二の制御電圧としてバイアス電
圧を前記第二の素子に付与することにより前記電圧制御
発振回路の発振周波数の下限を設定し、かつ前記第一の
制御電圧として周波数変更用の電圧を前記第一の素子に
付与することにより前記電圧制御回路が前記発振周波数
の下限よりも高い周波数で発振するようにしたことを特
徴としている。
よって、構成要素たる一部の素子のインピーダンスが制
御されることにより、発振周波数の制御されるＣＭＯＳ
インバータ型電圧制御発振回路において、第一の制御電
圧によってインピーダンス制御される第一の素子と、第
二の制御電圧によってインピーダンスが制御される第二
の素子とを並列接続し、前記第一の素子を含む経路と、
前記第二の素子とを含む経路のインピーダンスを各々独
立に制御可能に並列回路を形成し、該並列回路のインピ
ーダンスにより前記電圧制御発振回路の発振周波数を制
御するとともに、 前記第二の制御電圧としてバイアス電
圧を前記第二の素子に付与することにより前記電圧制御
発振回路の発振周波数の下限を設定し、かつ前記第一の
制御電圧として周波数変更用の電圧を前記第一の素子に
付与することにより前記電圧制御回路が前記発振周波数
の下限よりも高い周波数で発振するようにしたことを特
徴としている。
【０００６】
【作用】上記構成によれば、制御電圧によって制御され
る第一の素子のインピーダンスが非常に高くなった場合
においても、その素子に対して一定のインピーダンスを
有する第二の素子が並列接続されているため、発振周波
数が一定値以下になることが防止される。
る第一の素子のインピーダンスが非常に高くなった場合
においても、その素子に対して一定のインピーダンスを
有する第二の素子が並列接続されているため、発振周波
数が一定値以下になることが防止される。
【０００７】
【実施例】以下、図面を参照し、この発明の一実施例を
説明する。
説明する。
【０００８】図１はこの発明の一実施例による電圧制御
発振回路の構成を示すブロック図である。この電圧制御
発振回路は、各ＣＭＯＳインバータ１０、１０、〜にお
けるＮチャネルＭＯＳＦＥＴ１４に対し、ＮチャネルＭ
ＯＳＦＥＴ１５が並列接続されている点が前述した図３
の構成と異なっている。このＮチャネルＭＯＳＦＥＴ１
５は、ゲートに所定のバイアス電圧ＶＢが与えられるこ
とにより導通状態となっている。
発振回路の構成を示すブロック図である。この電圧制御
発振回路は、各ＣＭＯＳインバータ１０、１０、〜にお
けるＮチャネルＭＯＳＦＥＴ１４に対し、ＮチャネルＭ
ＯＳＦＥＴ１５が並列接続されている点が前述した図３
の構成と異なっている。このＮチャネルＭＯＳＦＥＴ１
５は、ゲートに所定のバイアス電圧ＶＢが与えられるこ
とにより導通状態となっている。
【０００９】このような構成によれば、制御電圧ＶＣが
低くなることによってＮチャネルＭＯＳＦＥＴ１４が遮
断されても、図２に示すように、バイアス電圧ＶＢによ
って決まる一定の周波数による発振が行われる。従っ
て、常時信号の供給を必要とするシステムに対して、途
絶えることなく発振出力を供給することができ、該シス
テムの動作の安定化を図ることができる。
低くなることによってＮチャネルＭＯＳＦＥＴ１４が遮
断されても、図２に示すように、バイアス電圧ＶＢによ
って決まる一定の周波数による発振が行われる。従っ
て、常時信号の供給を必要とするシステムに対して、途
絶えることなく発振出力を供給することができ、該シス
テムの動作の安定化を図ることができる。
【００１０】
【考案の効果】以上説明したように、この考案によれ
ば、制御電圧によって、構成要素たる一部の素子のイン
ピーダンスが制御されることにより、発振周波数の制御
されるＣＭＯＳインバータ型電圧制御発振回路におい
て、第一の制御電圧によってインピーダンス制御される
第一の素子と、第二の制御電圧によってインピーダンス
が制御される第二の素子とを並列接続し、前記第一の素
子を含む経路と、前記第二の素子とを含む経路のインピ
ーダンスを各々独立に制御可能に並列回路を形成し、該
並列回路のインピーダンスにより前記電圧制御発振回路
の発振周波数を制御するとともに、 前記第二の制御電圧
としてバイアス電圧を前記第二の素子に付与することに
より前記電圧制御発振回路の発振周波数の下限を設定
し、かつ前記第一の制御電圧として周波数変更用の電圧
を前記第一の素子に付与することにより前記電圧制御回
路が前記発振周波数の下限よりも高い周波数で発振する
ようにしたので、信号の供給を必要とするシステムに対
し、途絶えることなく、発振出力を供給することができ
るという効果がある。
ば、制御電圧によって、構成要素たる一部の素子のイン
ピーダンスが制御されることにより、発振周波数の制御
されるＣＭＯＳインバータ型電圧制御発振回路におい
て、第一の制御電圧によってインピーダンス制御される
第一の素子と、第二の制御電圧によってインピーダンス
が制御される第二の素子とを並列接続し、前記第一の素
子を含む経路と、前記第二の素子とを含む経路のインピ
ーダンスを各々独立に制御可能に並列回路を形成し、該
並列回路のインピーダンスにより前記電圧制御発振回路
の発振周波数を制御するとともに、 前記第二の制御電圧
としてバイアス電圧を前記第二の素子に付与することに
より前記電圧制御発振回路の発振周波数の下限を設定
し、かつ前記第一の制御電圧として周波数変更用の電圧
を前記第一の素子に付与することにより前記電圧制御回
路が前記発振周波数の下限よりも高い周波数で発振する
ようにしたので、信号の供給を必要とするシステムに対
し、途絶えることなく、発振出力を供給することができ
るという効果がある。
【図１】 この考案の一実施例による電圧制御発振回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】 同実施例における発振周波数特性を示す図で
ある。
ある。
【図３】 従来の電圧制御発振回路の構成を示す回路図
である。
である。
【図４】 同回路の発振周波数特性を示す図である。
【符号の説明】 １４ ＮチャネルＭＯＳＦＥＴ、１５ ＮチャネルＭＯ
ＳＦＥＴ
ＳＦＥＴ
Claims (1)
- 【請求項１】 制御電圧によって、構成要素たる一部の
素子のインピーダンスが制御されることにより、発振周
波数の制御されるＣＭＯＳインバータ型電圧制御発振回
路において、第一の制御電圧によってインピーダンス制御される 第一
の素子と、第二の制御電圧によってインピーダンスが制
御される第二の素子とを並列接続し、前記第一の素子を
含む経路と、前記第二の素子とを含む経路のインピーダ
ンスを各々独立に制御可能に並列回路を形成し、該並列
回路のインピーダンスにより前記電圧制御発振回路の発
振周波数を制御するとともに、 前記第二の制御電圧としてバイアス電圧を前記第二の素
子に付与することにより前記電圧制御発振回路の発振周
波数の下限を設定し、かつ前記第一の制御電圧として周
波数変更用の電圧を前記第一の素子に付与することによ
り前記電圧制御回路が前記発振周波数の下限よりも高い
周波数で発振するようにした ことを特徴とする電圧制御
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990404747U JP2577295Y2 (ja) | 1990-12-26 | 1990-12-26 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990404747U JP2577295Y2 (ja) | 1990-12-26 | 1990-12-26 | 電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0491423U JPH0491423U (ja) | 1992-08-10 |
| JP2577295Y2 true JP2577295Y2 (ja) | 1998-07-23 |
Family
ID=31882302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990404747U Expired - Fee Related JP2577295Y2 (ja) | 1990-12-26 | 1990-12-26 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577295Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117544A (en) * | 1976-03-30 | 1977-10-03 | Sharp Corp | Oscillation circuit |
| JPH02179121A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | インバータ回路 |
-
1990
- 1990-12-26 JP JP1990404747U patent/JP2577295Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0491423U (ja) | 1992-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980407 |
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