JP2002111484A

JP2002111484A - Ｐｌｌ回路及び半導体集積回路

Info

Publication number: JP2002111484A
Application number: JP2000298526A
Authority: JP
Inventors: Masatoshi Tsuge; 政利柘植; Toshiro Takahashi; 敏郎高橋; Kazuhisa Suzuki; 和久鈴木; Tsuyoshi Isezaki; 剛志伊勢崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-09-29
Filing date: 2000-09-29
Publication date: 2002-04-12

Abstract

(57)【要約】【課題】ＰＬＬ回路におけるジッタの低減を図る。【解決手段】基準信号とそれの比較対象とされる信号
との位相比較を行う位相比較器（１３）と、この位相比
較器の出力信号に応じたレベルの信号を形成する第１回
路（１４１，１４２）と、この第１回路の出力レベルに
応じた周波数のクロック信号を生成する第２回路（１４
３）とを含んでＰＬＬ回路が構成されるとき、上記第１
回路の電源端子（Ｔ１，Ｔ２）と上記第２回路の電源端
子（Ｔ３）との間にローパスフィルタ（１５）を介在さ
せることにより、上記第２回路で生じたノイズが電源ラ
インを介して上記第１回路へ伝達されるのを阻止してＰ
ＬＬ回路におけるジッタの低減を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop；位相同期ループ）回路に関し、例えば半導
体集積回路に適用して有効な技術に関する。

【０００２】

【従来の技術】ＰＬＬ回路は、基本的には基準信号と帰
還信号との位相比較を行うための位相比較器と、この位
相比較器の比較結果に応じた電圧レベルの信号を形成す
るためのチャージポンプと、このチャージポンプの出力
信号をフィルタリング処理するループフィルタと、この
ループフィルタの出力電圧レベルに応じてクロック信号
の発振周波数が変化される電圧制御発振器と、この電圧
制御発振器の出力クロック信号を分周することによって
上記帰還信号を形成する分周器とを含んで成る。

【０００３】ＰＬＬ回路について記載された文献の例と
しては、１９８５年に、株式会社産業報知センターから
発行された「ＰＬＬ−ＩＣの使い方（第９頁〜）」があ
る。

【０００４】

【発明が解決しようとする課題】ディジタル信号を取り
扱う半導体集積回路に内蔵されるＰＬＬ回路において
は、チャージポンプ回路、ループフィルタ、電流制御発
振器などのアナログ回路が、ディジタル回路からの高周
波ノイズの影響を受けやすい。そのため、上記アナログ
回路への電源供給は、アナログ回路共通のローパスフィ
ルタを介して行われる。

【０００５】しかしながら、ＰＬＬ回路のノイズ対策に
ついて本願発明者が検討したところ、上記アナログ回路
共通のローパスフィルタは、上記アナログ回路の外部か
ら電源ラインを介して上記アナログ回路に伝達されるノ
イズを低減することはできるが、ＰＬＬ回路内の電流制
御発振器で生ずる高周波ノイズがチャージポンプ回路、
ループフィルタなどの他のアナログ回路に伝達されるの
を阻止することができず、それがＰＬＬ回路において出
力クロック信号の位相変動（ジッタ）を生ずる原因にな
っていることが見いだされた。半導体集積回路において
は、ＰＬＬ回路で生成されたクロック信号が内部論理回
路に供給されるようになっているため、クロック信号の
ジッタは、半導体集積回路さらにはそれを搭載するシス
テムの性能低下を招く。

【０００６】本発明の目的は、ＰＬＬ回路においてジッ
タの低減を図ることにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、基準信号とそれの比較対象とさ
れる信号との位相比較を行う位相比較器と、第１電源端
子を備え、この第１電源端子から電源が供給されること
により上記位相比較器の出力信号に応じたレベルの信号
を形成する第１回路と、第２電源端子を備え、この第２
電源端子から電源が供給されることにより上記第１回路
の出力レベルに応じた周波数のクロック信号を生成する
第２回路とを含んでＰＬＬ回路が構成されるとき、上記
第１回路の電源端子と上記第２回路の電源端子との間に
ローパスフィルタを介在させる。

【００１０】また、上記第２回路の電源端子に電源電圧
を供給するための電源ラインと、上記電源ラインと上記
第１回路の電源端子との間に介在されたローパスフィル
タとを設け、上記第１回路には、上記ローパスフィルタ
を介して電源を供給する。

【００１１】さらには、上記第１回路の電源端子に電源
電圧を供給するための電源ラインと、上記電源ラインと
上記第２回路の電源端子との間に介在されたローパスフ
ィルタとを設け、上記第２回路には、上記ローパスフィ
ルタを介して電源を供給する。

【００１２】上記の手段によれば、ローパスフィルタ
は、上記第２回路で生じた高周波ノイズが電源ラインを
介して上記第１回路へ伝達されるのを阻止し、このこと
が、ＰＬＬ回路におけるジッタの低減を達成する。

【００１３】このとき、上記ローパスフィルタのカット
オフ周波数は、上記第２回路の発振周波数の近傍に設定
することができる。

【００１４】また、上記構成のＰＬＬ回路と、それから
出力されたクロック信号に同期動作される論理回路とを
含んで半導体集積回路を構成することができる。

【００１５】

【発明の実施の形態】図６には本発明にかかる半導体集
積回路の構成例が示される。

【００１６】図６に示される半導体集積回路２１は、特
に制限されないが、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
ＳｐｅｃｉｆｉｃＩＣ）とされ、公知の半導体集積
回路製造技術により、単結晶シリコン基板などの一つの
半導体基板に形成される。

【００１７】半導体集積回路２１のチップは略矩形状に
形成され、その縁辺部には、外部とのデータのやり取り
や、外部からの電源供給を可能とする複数のＩ／Ｏ（イ
ンプット・アウトプット）部２２が配列され、そのＩ／
Ｏ部２２に包囲されるよに内部回路が配置される。内部
回路は、外部から入力されたクロック信号（基準信号）
Ｆｒｅｆを同期化するためのＰＬＬ回路２４や、このＰ
ＬＬ回路２４により同期化されたクロック信号に同期動
作する複数の論理回路ブロック２３が配置されて成る。
複数の論理回路ブロック２３には、フリップフロップ
や、ランダム・アクセス・メモリが含まれる。

【００１８】図７には、上記ＰＬＬ回路２４とそれに結
合される回路とが示される。

【００１９】図７に示されるように、上記ＰＬＬ回路２
４から複数の回路ブロック２３へクロック信号が伝達さ
れるようになっており、このクロック伝達を可能とする
ためのクロック伝達経路が形成されている。特に制限さ
れないが、上記クロック伝達経路は、ツリー状に形成さ
れたクロック伝達経路（幹線）になっており、ＰＬＬ回
路２４から複数の回路ブロック２３におけるクロック入
力端子までのクロック遅延量は、複数の回路ブロック間
でほぼ等しくされる。ＰＬＬ回路２４から出力されるク
ロック信号は、クロックバッファツリー１０を介してフ
リップフロップ２０など、このＰＬＬ回路２４が適用さ
れる半導体集積回路の各回路ブロックに伝達される。

【００２０】図１には上記ＰＬＬ回路２４の構成例が示
される。

【００２１】基準信号Ｆｒｅｆと帰還信号Ｆｆｂとの位
相比較を行う位相比較器１３が設けられ、この位相比較
結果が、後段に配置されたアナログ回路１４に伝達され
るようになっている。このアナログ回路１４においては
上記位相比較器１３における位相比較結果に応じたクロ
ック信号が生成される。このクロック信号は、後段の分
周器１８で分周された後にクロックバッファツリー１０
やフリップフロップ２０などに供給される（図７参
照）。そして、上記分周器１８から出力されたクロック
信号は、上記クロックバッファツリー１０の一部を介し
て分周器１７に入力され、そこで分周される。この分周
器１７の出力信号は帰還信号Ｆｆｂとして上記位相比較
器１３へ供給される。尚、上記分周器１７が省略される
こともある。

【００２２】上記アナログ回路１４は、特に制限されな
いが、上記位相比較器１３から伝達された位相比較結果
に応じた電圧レベルの信号を生成するチャージポンプ１
４１と、このチャージポンプ１４１の出力信号のフィル
タリング処理を行うためのループフィルタ１４２、及び
このループフィルタ１４２の出力電流に応じた周波数の
クロック信号を発生する電流制御発振器１４３とを含
む。上記位相比較器１３から伝達された位相比較結果に
は、アップ信号ｕｐ＊（＊ローアクティブ又は信号反転
を示す）とダウン信号ｄｗｎとがあり、帰還信号Ｆｆｂ
が基準信号Ｆｒｅｆよりも遅れている場合にはアップ信
号ｕｐ＊が活性化され、帰還信号Ｆｆｂが基準信号Ｆｒ
ｅｆよりも進んでいる場合にはダウン信号ｄｗｎが活性
化される。チャージポンプ１４１では、上記アップ信号
ｕｐ＊が活性化されている場合には出力電圧レベルを上
昇させ、ダウン信号ｄｗｎが活性化されている場合には
出力電圧レベルを下降させる。電流制御発振器１４３で
は、上記ループフィルタ１４２を介して伝達された信号
の電流レベルに応じてクロック信号の周波数が制御され
る。

【００２３】アナログ回路用電源端子を介して伝達され
た高電位側電源Ｖｄｄ１、及び低電位側電源Ｖｓｓ１
は、ローパスフィルタ１６に入力される。このローパス
フィルタ１６によって図示されないディジタル回路の動
作に起因するノイズが低減される。ローパスフィルタ１
６から出力された高電位側電源Ｖｄｄ２及び低電位側電
源Ｖｓｓ２は、電源ラインＬＶｄｄ２，ＬＶｓｓ２を介
して電流制御発振器１４３の電源端子Ｔ３に供給され
る。また、この電源ラインＬＶｄｄ２，ＬＶｓｓ２に
は、ローパスフィルタ１５が結合され、このローパスフ
ィルタ１５から出力された高電位側電源Ｖｄｄ３及び低
電位側電源Ｖｓｓ３が、チャージポンプ１４１の電源端
子Ｔ１、ループフィルタ１４２の電源端子Ｔ２に伝達さ
れる。上記ローパスフィルタ１５は、チャージポンプ１
４１の電源端子Ｔ１及びループフィルタ１４２の電源端
子Ｔ２と、電流制御発振器１４３の電源端子Ｔ３との間
に介在されることにより、電流制御発振器１４３の発振
動作に起因する電源電圧の変動が電源ラインを介して上
記チャージポンプ１４１やループフィルタ１４２に伝達
されないようにするために設けられる。そのような目的
を達成するために、上記ローパスフィルタ１５のカット
オフ周波数は電流制御発振器１４３の発振周波数よりも
低くされる。しかし、ローパスフィルタ１５のカットオ
フ周波数が低くなるほど、当該ローパスフィルタ１５の
構成素子のサイズが大きくなり、ＰＬＬ回路２４のチッ
プ占有面積の増大を招くため、ローパスフィルタ１５の
カットオフ周波数は、上記電流制御発振器１４３の発振
周波数の近傍に設定される。要は、電流制御発振器１４
３の発振動作によって生ずる高周波ノイズを減衰できれ
ば良く、電流制御発振器１４３の発振周波数に比べてロ
ーパスフィルタ１５のカットオフ周波数を大幅に低く設
定する必要はない。

【００２４】図８には上記チャージポンプ１４１の構成
例が示される。

【００２５】チャージポンプ１４１は、ｐチャンネル型
ＭＯＳトランジスタ５２〜５４とｎチャンネル型ＭＯＳ
トランジスタ５５〜５７とが結合されて成る。ｐチャン
ネル型ＭＯＳトランジスタ５２とｎチャンネル型ＭＯＳ
トランジスタ５７とが直列接続される。また、ｐチャン
ネル型ＭＯＳトランジスタ５３，５４と、ｎチャンネル
型ＭＯＳトランジスタ５５，５６とが直列接続される。
ｐチャンネル型ＭＯＳトランジスタ５２，５３のソース
電極には高電位側電源Ｖｄｄ３に結合され、ｎチャンネ
ル型ＭＯＳトランジスタ５６，５７のソース電極は低電
位側電源Ｖｓｓ３に結合される。ｐチャンネル型ＭＯＳ
トランジスタ５２，５３のゲート電極には所定のバイア
ス電圧Ｖｂが供給される。ｐチャンネル型ＭＯＳトラン
ジスタ５４のゲート電極には、上記位相比較器１３から
のアップ信号ｕｐ＊が伝達され、ｎチャンネル型ＭＯＳ
トランジスタ５５のゲート電極には上記位相比較器１３
からのダウン信号ｄｗｎが伝達されるようになってい
る。ｐチャンネル型ＭＯＳトランジスタ５４とｎチャン
ネル型ＭＯＳトランジスタ５５との直列接続箇所から、
このチャージポンプ１４１の出力端子ＣＰｏｕｔが引き
出される。上記位相比較器１３からのアップ信号ｕｐ＊
がローレベルのとき、ｐチャンネル型ＭＯＳトランジス
タ５４がオンされ、ｐチャンネル型ＭＯＳトランジスタ
５３から出力端子ＣＰｏｕｔに向かってチャージポンプ
電流Ｉｃｐが流れる。このチャージポンプ電流Ｉｃｐは
ループフィルタ１４２へ供給される。上記位相比較器１
３からのダウン信号ｄｗｎがハイレベルのとき、ｐチャ
ンネル型ＭＯＳトランジスタ５５がオンされ、出力端子
ＣＰｏｕｔからｐチャンネル型ＭＯＳトランジスタ５６
に向かってチャージポンプ電流Ｉｃｐが流れる。

【００２６】図９には上記ループフィルタ１４２の構成
例が示される。

【００２７】ループフィルタ１４２の入力段にはループ
フィルタ容量ｃｆが設けられ、上記チャージポンプ１４
１からのチャージポンプ電流Ｉｃｐによって上記ループ
フィルタ容量ｃｆが充電される。また、上記位相比較器
１３からのダウン信号ｄｗｎがハイレベルのとき、ｎチ
ャンネル型ＭＯＳトランジスタ１５５がオンされ、出力
端子ＣＰｏｕｔからｎチャンネル型ＭＯＳトランジスタ
１５６を介して低電位側電源Ｖｓｓ３に向かってチャー
ジポンプ電流Ｉｃｐが流れる。この電流によってループ
フィルタ容量ｃｆが放電される。ループフィルタ容量ｃ
ｆの端子電圧はＶｃｐで示される。

【００２８】ｐチャンネル型ＭＯＳトランジスタＭ１と
ｎチャンネル型ＭＯＳトランジスタＭ２と、抵抗Ｒａと
が直列接続される。ｐチャンネル型ＭＯＳトランジスタ
Ｍ１のソース電極は高電位側電源Ｖｄｄ３に結合され、
抵抗Ｒａの一端は低電位側電源Ｖｓｓ３に結合される。
上記ｐチャンネル型ＭＯＳトランジスタＭ１にｐチャン
ネル型ＭＯＳトランジスタＭａ，Ｍｂ，Ｍｃがミラー結
合される。ｐチャンネル型ＭＯＳトランジスタＭａ，Ｍ
ｂ，Ｍｃのソース電極は高電位側電源Ｖｄｄ３に結合さ
れる。ｐチャンネル型ＭＯＳトランジスタＭａにスイッ
チｓｗ１が直列接続される。このスイッチＳＷ１はｐチ
ャンネル型ＭＯＳトランジスタによって形成され、その
ゲート電極には位相比較器１３からのダウン信号ｄｗｎ
が入力される。また、ｐチャンネル型ＭＯＳトランジス
タＭｃにスイッチｓｗ２が直列接続される。このスイッ
チＳＷ２はｐチャンネル型ＭＯＳトランジスタによって
形成され、そのゲート電極には位相比較器１３からのア
ップ信号ｕｐが入力される。そして、スイッチｓｗ１，
ｓｗ２を形成するｐチャンネル型ＭＯＳトランジスタの
ドレイン電極と、ｐチャンネル型ＭＯＳトランジスタＭ
ｂのドレイン電極は、加算器１７０を介して低電位側電
源Ｖｓｓ３に結合される。この加算器１７０はｎチャン
ネル型ＭＯＳトランジスタによって形成され、このｎチ
ャンネル型ＭＯＳトランジスタに流れる電流Ｉｃｏがカ
レントミラーにより上記電流制御発振器１４３に伝達さ
れる。

【００２９】図１０には電流制御発振器１４３の構成例
が示される。

【００３０】図１０に示されるようにこの電流制御発振
器１４３は、ディレイ回路を形成するために互いに直列
接続された５個のディレイ素子１８１〜１８５と、ディ
レイ素子１８５の出力信号の波形整形を行うための波形
整形回路１８８と、加算器１７からの出力信号Ｖｂｎに
基づいてバイアス電圧Ｖｂｐを形成するためのｐチャン
ネル型ＭＯＳトランジスタ１８６及びｎチャンネル型Ｍ
ＯＳトランジスタ１８７とを含んで成る。ｐチャンネル
型ＭＯＳトランジスタ１８６とｎチャンネル型ＭＯＳト
ランジスタ１８７とは互いに直列接続される。ｐチャン
ネル型ＭＯＳトランジスタ１８６のソース電極は高電位
側電源Ｖｄｄ２に結合され、ｎチャンネル型ＭＯＳトラ
ンジスタ１８７のソース電極は低電位側電源Ｖｓｓ２に
結合される。上記電圧Ｖｂｐ，Ｖｂｎはディレイ素子１
８１〜１８５に供給される。ディレイ素子１８の出力信
号は上記波形整形回路１８８に伝達されるとともに、デ
ィレイ素子１８１にフィードバックされる。また、ディ
レイ素子１８１〜１８５に流れる電流が加算器１７から
の出力信号Ｖｂｎによって制御されるようになってい
る。ディレイ素子１８１〜１８５に流れる電流が多くな
ると発振周波数が高くなり、ディレイ素子１８１〜１８
５に流れる電流が少なくなると発振周波数が低くなる。

【００３１】図１１には上記ディレイ素子１８１の構成
例が代表的に示される。

【００３２】図１１に示されるように上記ディレイ素子
１８１は、ｐチャンネル型ＭＯＳトランジスタ１０１，
１０２、及びｎチャンネル型ＭＯＳトランジスタ１０
３，１０４が直列接続されて成る。ｐチャンネル型ＭＯ
Ｓトランジスタ１０１のソース電極は高電位側電源Ｖｄ
ｄ２に結合され、ｎチャンネル型ＭＯＳトランジスタ１
０４のソース電極は低電位側電源Ｖｓｓ２に結合され
る。ｐチャンネル型ＭＯＳトランジスタ１０１のゲート
電極に上記電圧Ｖｂｐが供給され、ｎチャンネル型ＭＯ
Ｓトランジスタ１０４のゲート電極に電圧Ｖｂｎが供給
される。ｐチャンネル型ＭＯＳトランジスタ１０２のゲ
ート電極とｎチャンネル型ＭＯＳトランジスタ１０３の
ゲート電極からこのディレイ素子１８１の入力端子ｄが
引き出される。ｐチャンネル型ＭＯＳトランジスタ１０
２とｎチャンネル型ＭＯＳトランジスタ１０３との直列
接続ノードからこのディレイ素子１８１の出力端子ｑが
引き出される。ｎチャンネル型ＭＯＳトランジスタ１０
４は、加算器１７を形成するｎチャンネル型ＭＯＳトラ
ンジスタにカレントミラー結合される。また、ｐチャン
ネル型ＭＯＳトランジスタ１０１はｐチャンネル型ＭＯ
Ｓトランジスタ１８６にカレントミラー結合される。こ
れにより、加算器１７０の出力信号に応じてディレイ素
子１８２〜１８５の電流を制御することができる。

【００３３】尚、ディレイ素子１８２〜１８５は、上記
ディレイ素子１８１と同一構成とされるため、その詳細
な説明は省略する。

【００３４】次に、このＰＬＬ回路２４のシミュレーシ
ョン結果について説明する。

【００３５】図３には、電流制御発振器１４３の出力波
形が示される。横軸は時間（Ｔｉｍｅ）、縦軸は電圧
（Ｖｏｌｔａｇｅ）である。電流制御発振器１４３の発
振周波数は、特に制限されないが、６４０ＭＨｚとされ
る。

【００３６】図４には高電位側電源Ｖｄｄ２の波形が示
され、図５には高電位側電源Ｖｄｄ３の波形が示され
る。

【００３７】図３に示されるように、電流制御発振器１
４３が６４０ＭＨｚで発振された場合には、その発振動
作により、高電位側電源Ｖｄｄ２にノイズ（電圧レベル
の変動）を生ずる。このようなノイズは、ローパスフィ
ルタ１５で減衰させることができる。図５において、抵
抗１５２（１５３）とキャパシタ１５１との積である時
定数τが０の場合（τ＝０）は、ローパスフィルタとし
て機能していないため、高電位側電源Ｖｄｄ３のノイズ
を低減させることができない。それに対して時定数τが
１０ｐ（ｐはピコであり、１０^-12を意味する）の場
合、時定数τが１００ｐの場合、時定数τが２５０ｐの
場合、時定数τが１ｎ（ｎはナノであり、１０^-9を意味
する）の場合の順にノイズ減衰量が大きくなる。ここ
で、時定数τが２５０ｐの場合は、ローパスフィルタ１
５のカットオフ周波数が６４０ＭＨｚであり、電流制御
発振器１４３の発振周波数に等しくなる。ローパスフィ
ルタ１５のカットオフ周波数を電流制御発振器１４３の
発振周波数にほぼ等しくすることにより、当該ローパス
フィルタ１５において、電流制御発振器１４３の発振動
作に起因するノイズ成分を減衰させることができるた
め、チャージポンプ１４１やループフィルタ１４２にお
いて電流制御発振器１４３の影響を低減することができ
る。

【００３８】上記の例によれば、以下の作用効果を得る
ことができる。

【００３９】（１）基準信号とそれの比較対象とされる
信号との位相比較を行う位相比較器１３と、この位相比
較器１３の出力信号に応じたレベルの信号を形成するチ
ャージポンプ１４１及びループフィルタ１４２と、この
ループフィルタ１４２の出力信号に応じた周波数のクロ
ック信号を生成する電流制御発振器１４３とを含んでＰ
ＬＬ回路２４が構成されるとき、チャージポンプ１４１
及びループフィルタ１４２の電源端子Ｔ１，Ｔ２と、電
流制御発振器１４３の電源端子（Ｔ３）との間にローパ
スフィルタ（１５）を介在させることにより、上記第１
回路で生じたノイズが電源ラインを介して上記第２回路
へ伝達されるのを阻止し、それによってＰＬＬ回路２４
におけるジッタの低減を図ることができる。

【００４０】（２）上記（１）の作用効果により、ＰＬ
Ｌ回路におけるジッタが低減されるため、そのようなＰ
ＬＬ回路２４を内蔵する半導体集積回路２１において
は、ジッタの少ないクロック信号を内蔵論理回路に供給
することができるので、当該半導体集積回路２１やそれ
を搭載するシステムの安定動作を図ることができる。

【００４１】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００４２】例えば、図２に示されるように、ローパス
フィルタ１６から出力された高電位側電源Ｖｄｄ２及び
低電位側電源Ｖｓｓ２が、電源ラインＬＶｄｄ２，ＬＶ
ｓｓ２を介してチャージポンプ１４１の電源端子Ｔ１及
びループフィルタ１４２の電源端子Ｔ２に供給され、ロ
ーパスフィルタ１５から出力された高電位側電源Ｖｄｄ
３及び低電位側電源Ｖｓｓ３が電流制御発振器１４３の
電源端子Ｔ３に伝達されるようにしても良い。このよう
にしても、チャージポンプ１４１の電源端子Ｔ１及びル
ープフィルタ１４２の電源端子Ｔ２と、電流制御発振器
１４３の電源端子Ｔ３との間にループフィルタ１５が介
在されるため、電流制御発振器１４３の発振動作に起因
するノイズが電源ラインを介してチャージポンプ１４１
やループフィルタ１４２に伝達されるのを阻止すること
ができる。

【００４３】また、ループフィルタ１４２は抵抗とキャ
パシタなどの受動素子のみで構成することができ、その
場合には当該ループフィルタへの電源供給は不要とされ
る。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＡＳＩ
Ｃに適用した場合について説明したが、本発明はそれに
限定されるものではなく、各種半導体集積回路に広く適
用することができる。

【００４５】本発明は、少なくともクロック信号を取り
扱うことを条件に適用することができる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４７】すなわち、基準信号とそれの比較対象とさ
れる信号との位相比較を行う位相比較器と、この位相比
較器の出力信号に応じたレベルの信号を形成する第１回
路と、この第１回路の出力レベルに応じた周波数のクロ
ック信号を生成する第２回路とを含んでＰＬＬ回路が構
成されるとき、上記第１回路の電源端子と上記第２回路
の電源端子との間にローパスフィルタを介在させること
により、上記第２回路で生じたノイズが電源ラインを介
して上記第１回路へ伝達されるのを阻止することがで
き、それによってＰＬＬ回路におけるジッタの低減を図
ることができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路に含まれるＰＬ
Ｌ回路の構成例ブロック図である。

【図２】上記ＰＬＬ回路の別の構成例ブロック図であ
る。

【図３】図１に示されるＰＬＬ回路における電流制御発
振器の出力波形図である。

【図４】図１に示されるＰＬＬ回路における高電位側電
源Ｖｄｄ２の電圧波形図である。

【図５】図１に示されるＰＬＬ回路における高電位側電
源Ｖｄｄ３の電圧波形図である。

【図６】上記半導体集積回路の構成例説明図である。

【図７】上記ＰＬＬ回路とそれに結合される回路の説明
図である。

【図８】上記ＰＬＬ回路に含まれるチャージポンプの構
成例回路図である。

【図９】上記ＰＬＬ回路に含まれるループフィルタの構
成例回路図である。

【図１０】上記ＰＬＬ回路に含まれる電流制御発振器の
構成例回路図である。

【図１１】上記電流制御発振器における主要部の構成例
回路図である。

【符号の説明】

１０クロックバッファツリー１３位相比較器１４アナログ回路１５ローパスフィルタ１６ローパスフィルタ１７分周器２０フリップフロップ２１半導体集積回路２２Ｉ／Ｏ部２３論理回路ブロック２４ＰＬＬ回路１４１チャージポンプ１４２ループフィルタ１４３電流制御発振器Ｔ１，Ｔ２，Ｔ３電源端子ＬＶｄｄ２，ＬＶｓｓ２電源ラインＶｄｄ１，Ｖｄｄ２，Ｖｄｄ３高電位側電源Ｖｓｓ１，Ｖｓｓ２，Ｖｓｓ３低電位側電源

フロントページの続き (72)発明者鈴木和久東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者伊勢崎剛志東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5J106 AA04 CC01 CC24 CC38 CC41 CC52 DD32 EE17 HH03 KK25 LL04

Claims

【特許請求の範囲】

【請求項１】基準信号とそれの比較対象とされる信号
との位相比較を行う位相比較器と、第１電源端子を備え、この第１電源端子から電源が供給
されることにより上記位相比較器の出力信号に応じたレ
ベルの信号を形成する第１回路と、第２電源端子を備え、この第２電源端子から電源が供給
されることにより上記第１回路の出力レベルに応じた周
波数のクロック信号を生成する第２回路と、を含むＰＬ
Ｌ回路であって、上記第１回路の電源端子と上記第２回路の電源端子との
間にローパスフィルタが介在されて成ることを特徴とす
るＰＬＬ回路。
【請求項２】基準信号とそれの比較対象とされる信号
との位相比較を行う位相比較器と、第１電源端子を備え、この第１電源端子から電源が供給
されることにより上記位相比較器の出力信号に応じたレ
ベルの信号を形成する第１回路と、第２電源端子を備え、この第２電源端子から電源が供給
されることにより上記第１回路の出力レベルに応じた周
波数のクロック信号を生成する第２回路と、を含むＰＬ
Ｌ回路であって、上記第２回路の電源端子に電源電圧を供給するための電
源ラインと、上記電源ラインと上記第１回路の電源端子との間に介在
されたローパスフィルタと、を含み、上記第１回路には、上記ローパスフィルタを介して電源
が供給されることを特徴とするＰＬＬ回路。
【請求項３】基準信号とそれの比較対象とされる信号
との位相比較を行う位相比較器と、第１電源端子を備え、この第１電源端子から電源が供給
されることにより上記位相比較器の出力信号に応じたレ
ベルの信号を形成する第１回路と、第２電源端子を備え、この第２電源端子から電源が供給
されることにより上記第１回路の出力レベルに応じた周
波数のクロック信号を生成する第２回路と、を含むＰＬ
Ｌ回路であって、上記第１回路の電源端子に電源電圧を供給するための電
源ラインと、上記電源ラインと上記第２回路の電源端子との間に介在
されたローパスフィルタと、を含み、上記第２回路には、上記ローパスフィルタを介して電源
が供給されることを特徴とするＰＬＬ回路。
【請求項４】上記ローパスフィルタのカットオフ周波
数は、上記第２回路の発振周波数の近傍に設定されて成
る請求項１乃至３の何れか１項記載のＰＬＬ回路。
【請求項５】請求項１乃至４の何れか１項記載のＰＬ
Ｌ回路と、上記ＰＬＬ回路から出力されたクロック信号
に同期動作される論理回路とを含んで一つの半導体基板
に形成された半導体集積回路。