JPH09205361A - 電圧レベル変換クロックジェネレータ - Google Patents
電圧レベル変換クロックジェネレータInfo
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- JPH09205361A JPH09205361A JP8012644A JP1264496A JPH09205361A JP H09205361 A JPH09205361 A JP H09205361A JP 8012644 A JP8012644 A JP 8012644A JP 1264496 A JP1264496 A JP 1264496A JP H09205361 A JPH09205361 A JP H09205361A
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- 238000000034 method Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 13
- 230000010365 information processing Effects 0.000 description 12
- 238000001514 detection method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
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- 239000013585 weight reducing agent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 情報処理装置の基板を小型，軽量かつ安価に
する。 【解決手段】 ある任意の周波数で基準電圧Ｖｉと同一
の２値の一方の電位を有する入力クロック信号Ｃｉを、
ある特定の周波数に変換して、ＰＬＬ出力クロック信号
Ｃｐを出力するＰＬＬ回路かある。さらに、ＰＬＬ出力
クロック信号Ｃｐを、基準電圧Ｖｉに対して、電圧レベ
ル制御信号ＣＴＬで設定した、ある任意の目的の電圧レ
ベルに変換して、出力クロック信号Ｃｏを出力する電圧
レベル変換回路がある。
する。 【解決手段】 ある任意の周波数で基準電圧Ｖｉと同一
の２値の一方の電位を有する入力クロック信号Ｃｉを、
ある特定の周波数に変換して、ＰＬＬ出力クロック信号
Ｃｐを出力するＰＬＬ回路かある。さらに、ＰＬＬ出力
クロック信号Ｃｐを、基準電圧Ｖｉに対して、電圧レベ
ル制御信号ＣＴＬで設定した、ある任意の目的の電圧レ
ベルに変換して、出力クロック信号Ｃｏを出力する電圧
レベル変換回路がある。
Description
【０００１】
【発明の属する技術分野】本発明はクロックジェネレー
タに関し、特に、ある目的の電圧レベルに変換したクロ
ック信号を出力する電圧レベル変換クロックジェネレー
タに関する。
タに関し、特に、ある目的の電圧レベルに変換したクロ
ック信号を出力する電圧レベル変換クロックジェネレー
タに関する。
【０００２】
【従来の技術】図１１は従来のクロックジェネレータを
使用した電圧レベル変換回路の構成を示す。従来のクロ
ックジェネレータ１は、ある任意の周波数を持つ入力ク
ロック信号ＣｉをＰＬＬ回路２で、ある特定の周波数に
変換して、ＰＬＬ出力クロック信号Ｃｐを生成する。生
成されたＰＬＬ出力クロック信号Ｃｐは出力制御信号が
有効（図１１では“０”）の間、トライステートバッフ
ァ１４を通り、外部へ出力する。入力クロック信号Ｃｉ
およびＰＬＬ出力クロック信号Ｃｐの２値の一方の電位
は、クロックジェネレータ１に入力する基準電圧Ｖｃｃ
（ＴＴＬレベル等）と同一である。
使用した電圧レベル変換回路の構成を示す。従来のクロ
ックジェネレータ１は、ある任意の周波数を持つ入力ク
ロック信号ＣｉをＰＬＬ回路２で、ある特定の周波数に
変換して、ＰＬＬ出力クロック信号Ｃｐを生成する。生
成されたＰＬＬ出力クロック信号Ｃｐは出力制御信号が
有効（図１１では“０”）の間、トライステートバッフ
ァ１４を通り、外部へ出力する。入力クロック信号Ｃｉ
およびＰＬＬ出力クロック信号Ｃｐの２値の一方の電位
は、クロックジェネレータ１に入力する基準電圧Ｖｃｃ
（ＴＴＬレベル等）と同一である。
【０００３】この従来例では、基準電圧Ｖｃｃとは異な
る、任意の電圧レベルを有するクロック信号が必要な場
合は、クロックジェネレータ１に外付け降圧デバイス３
が接続され、クロックジェネレータ１のＰＬＬ回路２で
生成されるＰＬＬ出力クロック信号Ｃｐを、外付け降圧
デバイス３が降圧し、目的の電圧レベルを有する出力ク
ロック信号Ｃｏを生成する。
る、任意の電圧レベルを有するクロック信号が必要な場
合は、クロックジェネレータ１に外付け降圧デバイス３
が接続され、クロックジェネレータ１のＰＬＬ回路２で
生成されるＰＬＬ出力クロック信号Ｃｐを、外付け降圧
デバイス３が降圧し、目的の電圧レベルを有する出力ク
ロック信号Ｃｏを生成する。
【０００４】更に、図１２に示す別の従来例では、それ
ぞれ異なる電圧レベルを有するクロック信号が必要な場
合は、クロックジェネレータ１９に異なる電圧レベルの
数だけの、複数の外付け降圧デバイス３１〜３ｎが接続
され、クロックジェネレータ１のＰＬＬ回路２９で生成
される、基準電圧Ｖｃｃと同一の電圧レベルを有する複
数のＰＬＬ出力クロック信号Ｃｐ１，…，Ｃｐｎを、複
数の外付け降圧デバイス３１〜３ｎが降圧することによ
り、それぞれ目的の電圧レベルを有する出力クロック信
号Ｃｏ１，…，Ｃｏｎを生成する。
ぞれ異なる電圧レベルを有するクロック信号が必要な場
合は、クロックジェネレータ１９に異なる電圧レベルの
数だけの、複数の外付け降圧デバイス３１〜３ｎが接続
され、クロックジェネレータ１のＰＬＬ回路２９で生成
される、基準電圧Ｖｃｃと同一の電圧レベルを有する複
数のＰＬＬ出力クロック信号Ｃｐ１，…，Ｃｐｎを、複
数の外付け降圧デバイス３１〜３ｎが降圧することによ
り、それぞれ目的の電圧レベルを有する出力クロック信
号Ｃｏ１，…，Ｃｏｎを生成する。
【０００５】
【発明が解決しようとする課題】上記の従来例の問題点
は、情報処理装置の基板に実装してある、クロックジェ
ネレータの出力するＰＬＬ出力クロック信号（図１１の
Ｃｐ）が有する電圧レベルとは異なる動作電圧の、ある
ＬＳＩに必要な、ある電圧レベルを有するクロック信号
（図１１のＣｏ）を生成する場合、クロックジェネレー
タ（図１１の１）に、外付け降圧デバイス（図１１の３
１〜３ｎ）が必要になってしまうことであり、更に、動
作電圧がそれぞれ異なるＬＳＩに対し、それぞれ異なる
電圧レベルを有するクロック信号（図１２のＣｏ１，
…，Ｃｏｎ）を生成する場合、クロックジェネレータ
（図１２の１９）に、異なる電圧レベルの数だけの複数
の外付け降圧デバイス（図１２の３１〜３ｎ）が必要に
なってしまい、情報処理装置の基板がその分、面積、重
量が大きく、高価なものになってしまうことである。
は、情報処理装置の基板に実装してある、クロックジェ
ネレータの出力するＰＬＬ出力クロック信号（図１１の
Ｃｐ）が有する電圧レベルとは異なる動作電圧の、ある
ＬＳＩに必要な、ある電圧レベルを有するクロック信号
（図１１のＣｏ）を生成する場合、クロックジェネレー
タ（図１１の１）に、外付け降圧デバイス（図１１の３
１〜３ｎ）が必要になってしまうことであり、更に、動
作電圧がそれぞれ異なるＬＳＩに対し、それぞれ異なる
電圧レベルを有するクロック信号（図１２のＣｏ１，
…，Ｃｏｎ）を生成する場合、クロックジェネレータ
（図１２の１９）に、異なる電圧レベルの数だけの複数
の外付け降圧デバイス（図１２の３１〜３ｎ）が必要に
なってしまい、情報処理装置の基板がその分、面積、重
量が大きく、高価なものになってしまうことである。
【０００６】その理由は、クロックジェネータ（図１１
の１および図１２の１９）では、ＰＬＬ出力クロック信
号（図１１のＣｐおよび図１２のＣｐ１，…，Ｃｐｎ）
の電圧は、クロックジェネレータ（図１１の１および図
１２の１９）に入力する基準電圧Ｖｃｃと同一の電圧の
み出力可能なためである。
の１および図１２の１９）では、ＰＬＬ出力クロック信
号（図１１のＣｐおよび図１２のＣｐ１，…，Ｃｐｎ）
の電圧は、クロックジェネレータ（図１１の１および図
１２の１９）に入力する基準電圧Ｖｃｃと同一の電圧の
み出力可能なためである。
【０００７】本発明の目的は、従来のクロックジェネー
タに必要であった、複数の外付け降圧デバイスと同等の
機能を、クロックジェネレータに内蔵することで、情報
処理装置の基板における、複数の外付け降圧デバイス分
の実装面積、重量を削減し、情報処理装置の基板を小
型、軽量且つ安価にすることができる電圧レベル変換ク
ロックジェネレータを提供することにある。
タに必要であった、複数の外付け降圧デバイスと同等の
機能を、クロックジェネレータに内蔵することで、情報
処理装置の基板における、複数の外付け降圧デバイス分
の実装面積、重量を削減し、情報処理装置の基板を小
型、軽量且つ安価にすることができる電圧レベル変換ク
ロックジェネレータを提供することにある。
【０００８】
【課題を解決するための手段】本発明の電圧レベル変換
クロックジェネレータは、ある任意の周波数で基準電圧
（Ｖｉ）と同一の２値の一方の電位を有する入力クロッ
ク信号（Ｃｉ）を、ある特定の周波数に変換して、ＰＬ
Ｌ（フェイズ・ロックド・ループ）出力クロック信号
（Ｃｐ）を出力するＰＬＬ回路と、前記ＰＬＬ出力クロ
ック信号（Ｃｐ）を、前記基準電圧（Ｖｉ）に対して、
電圧レベル制御信号（ＣＴＬ）で設定した、ある任意の
目的の電圧レベルに変換して、出力クロック信号（Ｃ
ｏ）を出力する電圧レベル変換回路
とを具備することを特徴とする。
クロックジェネレータは、ある任意の周波数で基準電圧
（Ｖｉ）と同一の２値の一方の電位を有する入力クロッ
ク信号（Ｃｉ）を、ある特定の周波数に変換して、ＰＬ
Ｌ（フェイズ・ロックド・ループ）出力クロック信号
（Ｃｐ）を出力するＰＬＬ回路と、前記ＰＬＬ出力クロ
ック信号（Ｃｐ）を、前記基準電圧（Ｖｉ）に対して、
電圧レベル制御信号（ＣＴＬ）で設定した、ある任意の
目的の電圧レベルに変換して、出力クロック信号（Ｃ
ｏ）を出力する電圧レベル変換回路
とを具備することを特徴とする。
【０００９】図１は、本発明の電圧レベル変換クロック
ジェネレータを示す構成図である。
ジェネレータを示す構成図である。
【００１０】本発明は、入力クロック信号（図１のＣ
ｉ）を、ある特定の周波数に変換して、ＰＬＬ出力クロ
ック信号（図１のＣｐ）を出力するＰＬＬ回路（図１の
２）を基本に、ＰＬＬ出力クロック信号（図１のＣｐ）
を、基準電圧（図１のＶｉ：任意レベル）に対して、電
圧レベル制御信号（図１のＣＴＬ）で設定した、ある任
意の目的の電圧レベルに変換して、出力クロック信号
（図１のＣｏ）を出力する、電圧レベル変換回路（図１
の４）の手段を有する。
ｉ）を、ある特定の周波数に変換して、ＰＬＬ出力クロ
ック信号（図１のＣｐ）を出力するＰＬＬ回路（図１の
２）を基本に、ＰＬＬ出力クロック信号（図１のＣｐ）
を、基準電圧（図１のＶｉ：任意レベル）に対して、電
圧レベル制御信号（図１のＣＴＬ）で設定した、ある任
意の目的の電圧レベルに変換して、出力クロック信号
（図１のＣｏ）を出力する、電圧レベル変換回路（図１
の４）の手段を有する。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図２は本発明の第１の実施の形態を示す構
成図である。この実施の形態は、クロックジェネレータ
として必須なＰＬＬ回路２と出力制御回路１５に加え、
電圧レベル変換回路４１を内蔵したものである。
成図である。この実施の形態は、クロックジェネレータ
として必須なＰＬＬ回路２と出力制御回路１５に加え、
電圧レベル変換回路４１を内蔵したものである。
【００１３】電圧レベル変換回路４１は、入力される基
準電圧Ｖｉ（任意レベル）の電圧レベルを適宜出力する
入力電圧レベル出力回路５と、出力クロック信号Ｃｏの
設定電圧レベルを出力する電圧レベル設定カウンタ回路
６と、入力電圧レベル出力回路５と電圧レベル設定カウ
ンタ回路６のそれぞれの出力を比較する入出力電圧レベ
ル比較回路７と、その比較結果をもとに、目的の電位に
する降圧回路８とから構成される。
準電圧Ｖｉ（任意レベル）の電圧レベルを適宜出力する
入力電圧レベル出力回路５と、出力クロック信号Ｃｏの
設定電圧レベルを出力する電圧レベル設定カウンタ回路
６と、入力電圧レベル出力回路５と電圧レベル設定カウ
ンタ回路６のそれぞれの出力を比較する入出力電圧レベ
ル比較回路７と、その比較結果をもとに、目的の電位に
する降圧回路８とから構成される。
【００１４】降圧回路８は、
図３に示すように、ゲート入力部が負論理の切換素子８
５と、降圧回路部８１，８２，８３，８４とからなる。
更に、降圧回路部８３は、
ゲート入力部が負論理で制御基本クロック信号ＣＬＫと
同期して動作する切換素子８３１、
ゲート入力部が正論理で制御基本クロック信号ＣＬＫと
同期して動作する切換素子８３２、および予め決められ
たＲ３を有する降圧素子８３３で構成される。降圧回路
部８１、降圧回路部８２、降圧回路部８４も同様であ
る。
図３に示すように、ゲート入力部が負論理の切換素子８
５と、降圧回路部８１，８２，８３，８４とからなる。
更に、降圧回路部８３は、
ゲート入力部が負論理で制御基本クロック信号ＣＬＫと
同期して動作する切換素子８３１、
ゲート入力部が正論理で制御基本クロック信号ＣＬＫと
同期して動作する切換素子８３２、および予め決められ
たＲ３を有する降圧素子８３３で構成される。降圧回路
部８１、降圧回路部８２、降圧回路部８４も同様であ
る。
【００１５】このように、降圧回路８をクロックジェネ
レータ内部に集積することで、従来クロックジェネレー
タとほぼ同一形状で同じ重量、しかもほぼ同一の価格で
実現できる。
レータ内部に集積することで、従来クロックジェネレー
タとほぼ同一形状で同じ重量、しかもほぼ同一の価格で
実現できる。
【００１６】従来クロックジェネレータ（図１２の１
９）に接続されている、複数の外付け降圧デバイス３１
〜３ｎを３１〜３ａまでの１０個と仮定して、以下に具
体的な効果を示す。
９）に接続されている、複数の外付け降圧デバイス３１
〜３ｎを３１〜３ａまでの１０個と仮定して、以下に具
体的な効果を示す。
【００１７】まず、情報処理装置の基板の小型化につい
て説明する。
て説明する。
【００１８】従来クロックジェネレータと外付け降圧デ
バイスを、仮に２４端子で端子間１２７ｍｍの表面実装
タイプとすると、従来クロックジェネレータが情報処理
装置に実装するのに必要な面積は、およそ１５０平方ｍ
ｍである。面積は、デバイス自身の面積に、デバイスが
隣接する場合のクリアランスを含めて考えている。外付
け降圧デバイスは同一形状のものが１０個なので、１０
個の降圧デバイスで１５００平方ｍｍである。従って、
従来クロックジェネレータと接続される１０個の降圧デ
バイスの合計の面積は、１６５０平方ｍｍとなる。本発
明の一実施の形態の電圧レベル変換クロックジェネレー
タの面積は、従来クロックジェネレータから増える端子
を見込み、仮に２００平方ｍｍとすると、面積削減の効
果は、１４５０平方ｍｍ、率にして８８％となる。
バイスを、仮に２４端子で端子間１２７ｍｍの表面実装
タイプとすると、従来クロックジェネレータが情報処理
装置に実装するのに必要な面積は、およそ１５０平方ｍ
ｍである。面積は、デバイス自身の面積に、デバイスが
隣接する場合のクリアランスを含めて考えている。外付
け降圧デバイスは同一形状のものが１０個なので、１０
個の降圧デバイスで１５００平方ｍｍである。従って、
従来クロックジェネレータと接続される１０個の降圧デ
バイスの合計の面積は、１６５０平方ｍｍとなる。本発
明の一実施の形態の電圧レベル変換クロックジェネレー
タの面積は、従来クロックジェネレータから増える端子
を見込み、仮に２００平方ｍｍとすると、面積削減の効
果は、１４５０平方ｍｍ、率にして８８％となる。
【００１９】次に、情報処理装置における基板の軽量化
について説明する。
について説明する。
【００２０】先の小型化の説明同様、従来クロックジェ
ネレータと外付け降圧デバイスを、仮に２４端子で端子
間１２７ｍｍの表面実装タイプとすると、従来クロック
ジェネレータの重量は、およそ２ｇである。外付け降圧
デバイスは、同一形状のものが１０個なので、全ての降
圧デバイスで２０ｇである。従って、従来クロックジェ
ネレータと接続される降圧デバイスの合計重量は、２２
ｇとなる。本発明の一実施の形態の電圧レベル変換クロ
ックジェネレータの重量は、従来クロックジェネレータ
と同等と考え、２ｇとすると、重量削減の効果は、２０
ｇ、率にして９１％となる。
ネレータと外付け降圧デバイスを、仮に２４端子で端子
間１２７ｍｍの表面実装タイプとすると、従来クロック
ジェネレータの重量は、およそ２ｇである。外付け降圧
デバイスは、同一形状のものが１０個なので、全ての降
圧デバイスで２０ｇである。従って、従来クロックジェ
ネレータと接続される降圧デバイスの合計重量は、２２
ｇとなる。本発明の一実施の形態の電圧レベル変換クロ
ックジェネレータの重量は、従来クロックジェネレータ
と同等と考え、２ｇとすると、重量削減の効果は、２０
ｇ、率にして９１％となる。
【００２１】最後に、情報処理装置における基板の低価
格化について説明する。
格化について説明する。
【００２２】先の小型化および軽量化の説明同様、従来
クロックジェネレータと外付け降圧デバイスを、仮に２
４端子で端子間１２７ｍｍの表面実装タイプとすると、
従来クロックジェネレータの価格は、およそ３００円で
ある。外付け降圧デバイスも同様に１個３００円と仮定
すると、１０個の降圧デバイスで３０００円である。従
って、従来クロックジェネレータと接続される降圧デバ
イスの合計価格は、３３００円となる。本発明の
一実施の形態の電圧レベル変換クロックジェネレータの
価格は、従来クロックジェネレータ＋αと考え、仮に４
００円とすると、低価格化の効果は、２９００円、率に
して８８％となる。特に低価格の効果については大き
く、情報処理装置１台につき２９００円の効果であるた
め、仮に１０万台の情報処理装置で考えると、２億９０
００万円もの効果がある。
クロックジェネレータと外付け降圧デバイスを、仮に２
４端子で端子間１２７ｍｍの表面実装タイプとすると、
従来クロックジェネレータの価格は、およそ３００円で
ある。外付け降圧デバイスも同様に１個３００円と仮定
すると、１０個の降圧デバイスで３０００円である。従
って、従来クロックジェネレータと接続される降圧デバ
イスの合計価格は、３３００円となる。本発明の
一実施の形態の電圧レベル変換クロックジェネレータの
価格は、従来クロックジェネレータ＋αと考え、仮に４
００円とすると、低価格化の効果は、２９００円、率に
して８８％となる。特に低価格の効果については大き
く、情報処理装置１台につき２９００円の効果であるた
め、仮に１０万台の情報処理装置で考えると、２億９０
００万円もの効果がある。
【００２３】本発明の第１の実施の形態の動作につい
て、図２，図３，図４，図５，図６，図７を参照して詳
細に説明する。
て、図２，図３，図４，図５，図６，図７を参照して詳
細に説明する。
【００２４】入力される基準電圧Ｖｉは、ある特定値の
みとし、更に便宜上、基準電圧Ｖｉを６．０ボルト、出
力クロック信号Ｃｏの設定電圧を３．０ボルトと仮定
し、以下詳細に説明していく。
みとし、更に便宜上、基準電圧Ｖｉを６．０ボルト、出
力クロック信号Ｃｏの設定電圧を３．０ボルトと仮定
し、以下詳細に説明していく。
【００２５】入力電圧レベル出力回路５（図２）が出力
する入力電圧レベル信号ＬＶ３、入力電圧レベル信号Ｌ
Ｖ２、入力電圧レベル信号ＬＶ１は、図５の例のとお
り、予め決められた基準電圧Ｖｃｃの６．０ボルトを示
す、ＬＶ３＝１、ＬＶ２＝１、ＬＶ１＝０（それぞれ２
値の一方のレベル）を出力する。
する入力電圧レベル信号ＬＶ３、入力電圧レベル信号Ｌ
Ｖ２、入力電圧レベル信号ＬＶ１は、図５の例のとお
り、予め決められた基準電圧Ｖｃｃの６．０ボルトを示
す、ＬＶ３＝１、ＬＶ２＝１、ＬＶ１＝０（それぞれ２
値の一方のレベル）を出力する。
【００２６】目的とする出力クロック信号Ｃｏの電圧の
設定は、電圧レベル設定シリアルデータＶＤＴを目的の
電圧を示すシリアルデータとすることにより行われる。
その際、データが有効であることを示すデータ有効コマ
ンド信号ＶＬＤを有効にする。電圧レベル設定カウンタ
回路６は、制御基本クロック信号ＣＬＫの立ち上がり
で、データ有効コマンド信号ＶＬＤが有効
（図４では“０”）であると、その時の電圧レベル設定
シリアルデータＶＤＴの値をカウントする。同時に電圧
レベル設定カウンタ回路６（図２）が、電圧レベル設定
信号ＶＤ３、電圧レベル設定信号ＶＤ２、電圧レベル設
定信号ＶＤ１にカウント状況を次段の入出力電圧レベル
比較回路７へ出力する。制御基本クロック信号ＣＬＫの
立ち上がりで、上記カウントを繰り返す。
設定は、電圧レベル設定シリアルデータＶＤＴを目的の
電圧を示すシリアルデータとすることにより行われる。
その際、データが有効であることを示すデータ有効コマ
ンド信号ＶＬＤを有効にする。電圧レベル設定カウンタ
回路６は、制御基本クロック信号ＣＬＫの立ち上がり
で、データ有効コマンド信号ＶＬＤが有効
（図４では“０”）であると、その時の電圧レベル設定
シリアルデータＶＤＴの値をカウントする。同時に電圧
レベル設定カウンタ回路６（図２）が、電圧レベル設定
信号ＶＤ３、電圧レベル設定信号ＶＤ２、電圧レベル設
定信号ＶＤ１にカウント状況を次段の入出力電圧レベル
比較回路７へ出力する。制御基本クロック信号ＣＬＫの
立ち上がりで、上記カウントを繰り返す。
【００２７】ある時点で、データ有効コマンド信号ＶＬ
Ｄが無効であると、電圧レベル設定カウンタ回路６は、
その時の電圧レベル設定シリアルデータＶＤＴの値はカ
ウントせず、電圧レベル設定カウンタ回路６のカウンタ
動作は終了する。出力クロック信号Ｃｏの設定電圧を
３．０ボルトとすると、電圧レベル設定シリアルデータ
ＶＤＴは、少なくとも制御基本クロック信号ＣＬＫの３
クロック分のハイレベル（２値の一方のレベル）を有す
る。その際、データ有効コマンド信号ＶＬＤは有効とす
る。電圧レベル設定カウンタ回路６からは、図６の例に
示すとおり、ＶＤ３＝０、ＶＤ２＝１、ＶＤ１＝１（そ
れぞれ２値の一方のレベル）を出力する。
Ｄが無効であると、電圧レベル設定カウンタ回路６は、
その時の電圧レベル設定シリアルデータＶＤＴの値はカ
ウントせず、電圧レベル設定カウンタ回路６のカウンタ
動作は終了する。出力クロック信号Ｃｏの設定電圧を
３．０ボルトとすると、電圧レベル設定シリアルデータ
ＶＤＴは、少なくとも制御基本クロック信号ＣＬＫの３
クロック分のハイレベル（２値の一方のレベル）を有す
る。その際、データ有効コマンド信号ＶＬＤは有効とす
る。電圧レベル設定カウンタ回路６からは、図６の例に
示すとおり、ＶＤ３＝０、ＶＤ２＝１、ＶＤ１＝１（そ
れぞれ２値の一方のレベル）を出力する。
【００２８】また、同時期に、入力クロック信号Ｃｉを
ＰＬＬ回路２１（図２）で、予め決められた周波数に変
換され、ＰＬＬ出力クロック信号Ｃｐが出力される。こ
の入力クロック信号ＣｉとＰＬＬ出力クロック信号Ｃｐ
の電圧は、基準電圧Ｖｉと同じ６．０ボルトである。
ＰＬＬ回路２１（図２）で、予め決められた周波数に変
換され、ＰＬＬ出力クロック信号Ｃｐが出力される。こ
の入力クロック信号ＣｉとＰＬＬ出力クロック信号Ｃｐ
の電圧は、基準電圧Ｖｉと同じ６．０ボルトである。
【００２９】入出力電圧レベル比較回路７は、入力電圧
レベル信号ＬＶ３，ＬＶ２，ＬＶ１、および電圧レベル
設定信号ＶＤ３，ＶＤ２，ＶＤ１を入力し、入力される
基準電圧Ｖｉと目的の電圧である出力クロック信号Ｃｏ
の設定電圧とを制御基本クロック信号ＣＬＫの立ち上が
りで比較する。基準電圧６．０ボルト（ＬＶ３＝１、Ｌ
Ｖ２＝１、ＬＶ１＝０：それぞれ２値の一方のレベ
ル）、出力クロック信号Ｃｏの設定電圧３．０ボルト
（ＶＤ３＝０、ＶＤ２＝１、ＶＤ１＝１：それぞれ２値
の一方のレベル）とすると、差分は３．０ボルトである
ため、図７の例に示すとおり、入出力電圧レベル差分信
号ＬＧ４＝０、入出力電圧レベル差分信号ＬＧ３＝１、
入出力電圧レベル差分信号ＬＧ２＝０、入出力電圧レベ
ル差分信号ＬＧ１＝０（それぞれ２値の一方のレベル）
を出力する。
レベル信号ＬＶ３，ＬＶ２，ＬＶ１、および電圧レベル
設定信号ＶＤ３，ＶＤ２，ＶＤ１を入力し、入力される
基準電圧Ｖｉと目的の電圧である出力クロック信号Ｃｏ
の設定電圧とを制御基本クロック信号ＣＬＫの立ち上が
りで比較する。基準電圧６．０ボルト（ＬＶ３＝１、Ｌ
Ｖ２＝１、ＬＶ１＝０：それぞれ２値の一方のレベ
ル）、出力クロック信号Ｃｏの設定電圧３．０ボルト
（ＶＤ３＝０、ＶＤ２＝１、ＶＤ１＝１：それぞれ２値
の一方のレベル）とすると、差分は３．０ボルトである
ため、図７の例に示すとおり、入出力電圧レベル差分信
号ＬＧ４＝０、入出力電圧レベル差分信号ＬＧ３＝１、
入出力電圧レベル差分信号ＬＧ２＝０、入出力電圧レベ
ル差分信号ＬＧ１＝０（それぞれ２値の一方のレベル）
を出力する。
【００３０】また、この比較動作が終了すると、降圧回
路動作開始信号ＬＤＳ（図３）を有効にする。
路動作開始信号ＬＤＳ（図３）を有効にする。
【００３１】降圧回路８（図２）は、降圧回路動作開始
信号ＬＤＳが有効（図４では“０”）であることを、制
御基本クロック信号ＣＬＫの立ち上がりで認識すると、
入出力電圧レベル差分信号ＬＧ４，入出力電圧レベル差
分信号ＬＧ３，入出力電圧レベル差分信号ＬＧ２，入出
力電圧レベル差分信号ＬＧ１の順に降圧回路部８４（図
３）、降圧回路部８３、降圧回路部８２、降圧回路部８
１を制御基本クロック信号ＣＬＫの立ち上がりで動作さ
せる。基準電圧Ｖｉが６．０ボルト、出力クロック信号
Ｃｏの設定電圧が３．０ボルトとすると、差分は３．０
ボルトであるので、入出力電圧レベル差分信号ＬＧ３の
みが有効になり、降圧回路部８３でのみ降圧動作がなさ
れる。降圧回路部８３では、入出力電圧レベル差分信号
ＬＧ３により、切換素子８３１が有効になり、ＰＬＬ出
力クロック信号Ｃｐが切換素子８３１を通過し、基準電
圧Ｖｉと図７の例により予め決められた値を持つ、定数
Ｒ３を有する降圧素子８３３で降圧される。
信号ＬＤＳが有効（図４では“０”）であることを、制
御基本クロック信号ＣＬＫの立ち上がりで認識すると、
入出力電圧レベル差分信号ＬＧ４，入出力電圧レベル差
分信号ＬＧ３，入出力電圧レベル差分信号ＬＧ２，入出
力電圧レベル差分信号ＬＧ１の順に降圧回路部８４（図
３）、降圧回路部８３、降圧回路部８２、降圧回路部８
１を制御基本クロック信号ＣＬＫの立ち上がりで動作さ
せる。基準電圧Ｖｉが６．０ボルト、出力クロック信号
Ｃｏの設定電圧が３．０ボルトとすると、差分は３．０
ボルトであるので、入出力電圧レベル差分信号ＬＧ３の
みが有効になり、降圧回路部８３でのみ降圧動作がなさ
れる。降圧回路部８３では、入出力電圧レベル差分信号
ＬＧ３により、切換素子８３１が有効になり、ＰＬＬ出
力クロック信号Ｃｐが切換素子８３１を通過し、基準電
圧Ｖｉと図７の例により予め決められた値を持つ、定数
Ｒ３を有する降圧素子８３３で降圧される。
【００３２】これにより、出力クロック信号Ｃｏの電圧
は、ＰＬＬ出力クロック信号Ｃｐの電圧レベル６．０ボ
ルトに、降圧回路部８３で３．０ボルトの逆電圧をかけ
た結果生じる、目的通りの３．０ボルトになる。本電圧
レベル変換クロックジェネレータから出力クロック信号
Ｃｏを出力するために、任意の外部回路によって出力制
御信号を有効（図４では“０”）にする。
は、ＰＬＬ出力クロック信号Ｃｐの電圧レベル６．０ボ
ルトに、降圧回路部８３で３．０ボルトの逆電圧をかけ
た結果生じる、目的通りの３．０ボルトになる。本電圧
レベル変換クロックジェネレータから出力クロック信号
Ｃｏを出力するために、任意の外部回路によって出力制
御信号を有効（図４では“０”）にする。
【００３３】本発明の第２の実施の形態について図８お
よび図９を参照して説明する。
よび図９を参照して説明する。
【００３４】第１の実施の形態では、入力される基準電
圧Ｖｉをある特定値固定としたが、第２の実施の形態で
は、これを任意に設定可能とする。
圧Ｖｉをある特定値固定としたが、第２の実施の形態で
は、これを任意に設定可能とする。
【００３５】図８を参照すると、電圧レベル変換回路４
２は、入力される基準電圧Ｖｉの電圧レベルを検出する
入力電圧レベル検出回路９と、出力クロック信号Ｃｏの
設定電圧レベルを出力する電圧レベル設定カウンタ回路
１０と、入力電圧レベル検出回路９と電圧レベル設定カ
ウンタ回路１０のそれぞれの出力を比較する入出力電圧
レベル比較回路１１と、その比較結果をもとに、目的の
電圧にする降圧回路１２から構成される。
２は、入力される基準電圧Ｖｉの電圧レベルを検出する
入力電圧レベル検出回路９と、出力クロック信号Ｃｏの
設定電圧レベルを出力する電圧レベル設定カウンタ回路
１０と、入力電圧レベル検出回路９と電圧レベル設定カ
ウンタ回路１０のそれぞれの出力を比較する入出力電圧
レベル比較回路１１と、その比較結果をもとに、目的の
電圧にする降圧回路１２から構成される。
【００３６】入力電圧レベル検出回路９は、制御基本ク
ロック信号ＣＬＫの立ち上がりで、基準電圧Ｖｉの電圧
レベルを認識し、入力電圧レベル信号ＬＶ１，…，ＬＶ
ｎを出力する。
ロック信号ＣＬＫの立ち上がりで、基準電圧Ｖｉの電圧
レベルを認識し、入力電圧レベル信号ＬＶ１，…，ＬＶ
ｎを出力する。
【００３７】図９を参照すると、降圧回路１２は、降圧
選択回路１１２、降圧回路部ブロック１２１，…，１２
ｎから構成される。降圧回路部ブロック１２１は、
ゲート入力部が負論理で、ゲート入力部に降圧回路動作
開始信号ＬＤＳと降圧選択回路出力信号（ＬＳ１）を接
続している切換素子１２１１と、予め値の決まっている
定数Ｒ１１１，…，Ｒ１１ｎをそれぞれ持つ降圧素子を
有する降圧回路部１１２１，…，１１２ｎとからなる。
同様に、降圧回路部ブロック１２ｎは、
ゲート入力部が負論理で、ゲート入力部に降圧回路動作
開始信号ＬＤＳと降圧選択回路出力信号（ＬＳｎ）を接
続している切換素子１２ｎｎと、予め値の決まっている
定数Ｒｎ１１，…，Ｒ１ｎｎをそれぞれ持つ降圧素子を
有する降圧回路部ｎ１２１，…，ｎ１２ｎとからなる。
降圧回路部ブロック１１２１，…，ｎ１２ｎは、入力電
圧レベル信号ＬＶ１，…，ＬＶｎから、降圧選択回路１
１２で生成される降圧選択回路出力信号ＬＳ１，…，Ｌ
Ｓｎによって、一意に選択される。例えば降圧回路部ブ
ロック１２１が選択されると、入出力電圧レベル差分信
号ＬＧ１，…，ＬＧｎによって、降圧回路部１１２１
…，…１１２ｎが選ばれ、選択された降圧回路部１１２
１，…，１１２ｎで降圧動作がなされる。
選択回路１１２、降圧回路部ブロック１２１，…，１２
ｎから構成される。降圧回路部ブロック１２１は、
ゲート入力部が負論理で、ゲート入力部に降圧回路動作
開始信号ＬＤＳと降圧選択回路出力信号（ＬＳ１）を接
続している切換素子１２１１と、予め値の決まっている
定数Ｒ１１１，…，Ｒ１１ｎをそれぞれ持つ降圧素子を
有する降圧回路部１１２１，…，１１２ｎとからなる。
同様に、降圧回路部ブロック１２ｎは、
ゲート入力部が負論理で、ゲート入力部に降圧回路動作
開始信号ＬＤＳと降圧選択回路出力信号（ＬＳｎ）を接
続している切換素子１２ｎｎと、予め値の決まっている
定数Ｒｎ１１，…，Ｒ１ｎｎをそれぞれ持つ降圧素子を
有する降圧回路部ｎ１２１，…，ｎ１２ｎとからなる。
降圧回路部ブロック１１２１，…，ｎ１２ｎは、入力電
圧レベル信号ＬＶ１，…，ＬＶｎから、降圧選択回路１
１２で生成される降圧選択回路出力信号ＬＳ１，…，Ｌ
Ｓｎによって、一意に選択される。例えば降圧回路部ブ
ロック１２１が選択されると、入出力電圧レベル差分信
号ＬＧ１，…，ＬＧｎによって、降圧回路部１１２１
…，…１１２ｎが選ばれ、選択された降圧回路部１１２
１，…，１１２ｎで降圧動作がなされる。
【００３８】更に、第２の実施の形態の変形例として、
図１０に示すような、出力クロック信号が複数本ある場
合について説明する。
図１０に示すような、出力クロック信号が複数本ある場
合について説明する。
【００３９】電圧レベル変換回路４３は、入力される基
準電圧Ｖｉの電圧レベルを検出する入力電圧レベル検出
回路９と、対象とする出力クロック信号Ｃｏ１，…，Ｃ
ｏｎを設定する出力先設定カウンタ回路１３と、出力ク
ロック信号Ｃｏ１，…，Ｃｏｎの設定電圧レベルを出力
する電圧レベル設定カウンタ回路１０と、入力電圧レベ
ル検出回路９，電圧レベル設定カウンタ回路１０，出力
先設定カウンタ回路１３のそれぞれの出力を比較する、
出力クロック信号ごとに設けてある入出力電圧レベル比
較回路１１，…，１１０と、その比較結果をもとに、出
力クロック信号ごとに設けてある、目的の電圧にする降
圧回路１２，…，１２０とから構成される。
準電圧Ｖｉの電圧レベルを検出する入力電圧レベル検出
回路９と、対象とする出力クロック信号Ｃｏ１，…，Ｃ
ｏｎを設定する出力先設定カウンタ回路１３と、出力ク
ロック信号Ｃｏ１，…，Ｃｏｎの設定電圧レベルを出力
する電圧レベル設定カウンタ回路１０と、入力電圧レベ
ル検出回路９，電圧レベル設定カウンタ回路１０，出力
先設定カウンタ回路１３のそれぞれの出力を比較する、
出力クロック信号ごとに設けてある入出力電圧レベル比
較回路１１，…，１１０と、その比較結果をもとに、出
力クロック信号ごとに設けてある、目的の電圧にする降
圧回路１２，…，１２０とから構成される。
【００４０】出力先設定カウンタ回路１３は、出力先設
定シリアルデータＰＤＴを対象とする出力クロック信号
の番号を示すシリアルデータとすることにより、対象と
する出力クロック信号を設定する。その際、任意の外部
回路によってデータ有効コマンド信号ＶＬＤを有効にす
る。
定シリアルデータＰＤＴを対象とする出力クロック信号
の番号を示すシリアルデータとすることにより、対象と
する出力クロック信号を設定する。その際、任意の外部
回路によってデータ有効コマンド信号ＶＬＤを有効にす
る。
【００４１】降圧回路１２，…，１２０は、出力クロッ
ク信号Ｃｏ１，…，Ｃｏｎに１対１で設けられる。降圧
回路１２，…，１２０は、それぞれ図９の降圧回路１２
と同じ構成である。
ク信号Ｃｏ１，…，Ｃｏｎに１対１で設けられる。降圧
回路１２，…，１２０は、それぞれ図９の降圧回路１２
と同じ構成である。
【００４２】
【発明の効果】本発明の電圧レベル変換クロックジェネ
レータを使用することで、情報処理装置の基板におけ
る、複数の外付け降圧デバイス（図１２の３１〜３ｎ）
分の実装面積、重量を削減できる。これにより、情報処
理装置の基板を小型、軽量且つ安価に出来るようにな
る。
レータを使用することで、情報処理装置の基板におけ
る、複数の外付け降圧デバイス（図１２の３１〜３ｎ）
分の実装面積、重量を削減できる。これにより、情報処
理装置の基板を小型、軽量且つ安価に出来るようにな
る。
【００４３】その理由は、本発明の電圧レベル変換クロ
ックジェネレータは、従来クロックジェネータ（図１２
の１９）に必要であった複数の外付け降圧デバイス（図
１２の３１〜３ｎ）と同等の機能を、内蔵しているから
である。
ックジェネレータは、従来クロックジェネータ（図１２
の１９）に必要であった複数の外付け降圧デバイス（図
１２の３１〜３ｎ）と同等の機能を、内蔵しているから
である。
【図１】本発明の構成図である。
【図２】本発明の第１の実施の形態を示す構成図であ
る。
る。
【図３】図２中の降圧回路を示す回路図である。
【図４】図２の実施の形態の動作を例示するタイムチャ
ートである。
ートである。
【図５】図２中の入力電圧レベル出力回路の出力信号の
組み合わせを例示する図である。
組み合わせを例示する図である。
【図６】図２中の電圧レベル設定カウンタ回路の出力信
号の組み合わせを例示する図である。
号の組み合わせを例示する図である。
【図７】図２中の入出力電圧レベル比較回路の出力信号
の組み合わせを例示する図である。
の組み合わせを例示する図である。
【図８】本発明の第２の実施の形態を示す構成図であ
る。
る。
【図９】図８中の降圧回路を示す回路図である。
【図１０】図８実施の形態の変形を示す構成図である。
【図１１】従来例を示す構成図である。
【図１２】他の従来例を示す構成図である。
２１ ＰＬＬ回路 ４，４１，４２，４３ 電圧レベル変換回路 ５ 入力電圧レベル出力回路 ６ 電圧レベル設定カウンタ回路 ７ 入出力電圧レベル比較回路 ８ 降圧回路 ８１，８２，８３，８４ 降圧回路部 ８３１，８３２ 切換素子 ８３３ 降圧素子８１〜 ８４ 降圧回路部 ８５ 切換素子 ９ 入力電圧レベル検出回路 １０ 電圧レベル設定カウンタ回路 １１，１１０ 入出力電圧レベル比較回路 １２，１２０ 降圧回路 １１２ 降圧選択回路 １２１，１２ｎ 降圧回路部ブロック １２１１ 切換素子Ｆ２ １１２１，１１２ｎ 降圧回路部 １１２１３，１１２ｎ３ 降圧素子 １２ｎｎ 切換素子 ｎ１２１，ｎ１２ｎ 降圧回路部 ｎ１２１３，ｎ１２ｎ３ 降圧素子 １３ 出力先設定カウンタ回路 １５，１６ 出力制御回路 Ｃｉ 入力クロック信号 ＣＬＫ 制御基本クロック信号 Ｃｏ 出力クロック信号 Ｃｏ１，Ｃｏｎ 出力クロック信号 Ｃｐ，Ｃｐ１，Ｃｐｎ ＰＬＬ出力クロック信号 ＣＴＬ 電圧レベル制御信号 ＧＮＤ グランド ＬＤＳ 降圧回路動作開始信号 ＬＧ１，ＬＧ２，ＬＧ３，ＬＧ４，ＬＧｎ 入出力電
圧レベル差分信号 ＬＳ１，ＬＳｎ 降圧選択回路出力信号 ＬＶ１，ＬＶ２，ＬＶ３，ＬＶｎ 入力電圧レベル信
号 ＰＤ１，ＰＤｎ 出力先設定信号 ＰＤＴ 出力先設定シリアルデータ ＯＥ 出力制御信号 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒｎ，Ｒ１１１，Ｒ１１ｎ，
Ｒ１ｎ１，Ｒ１ｎｎ定数 Ｖｃｃ 基準電圧（ＴＴＬレベル等） Ｖｉ 基準電圧（任意レベル） ＶＤ１，ＶＤ２，ＶＤ３，ＶＤｎ 電圧レベル設定信
号 ＶＤＴ 電圧レベル設定シリアルデータ ＶＬＤ データ有効コマンド信号
圧レベル差分信号 ＬＳ１，ＬＳｎ 降圧選択回路出力信号 ＬＶ１，ＬＶ２，ＬＶ３，ＬＶｎ 入力電圧レベル信
号 ＰＤ１，ＰＤｎ 出力先設定信号 ＰＤＴ 出力先設定シリアルデータ ＯＥ 出力制御信号 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒｎ，Ｒ１１１，Ｒ１１ｎ，
Ｒ１ｎ１，Ｒ１ｎｎ定数 Ｖｃｃ 基準電圧（ＴＴＬレベル等） Ｖｉ 基準電圧（任意レベル） ＶＤ１，ＶＤ２，ＶＤ３，ＶＤｎ 電圧レベル設定信
号 ＶＤＴ 電圧レベル設定シリアルデータ ＶＬＤ データ有効コマンド信号
Claims (3)
- 【請求項１】 ある任意の周波数で基準電圧（Ｖｉ）と
同一の２値の一方の電位を有する入力クロック信号（Ｃ
ｉ）を、ある特定の周波数に変換して、ＰＬＬ（フェイ
ズ・ロックド・ループ）出力クロック信号（Ｃｐ）を出
力するＰＬＬ回路と、前記 ＰＬＬ出力クロック信号（Ｃｐ）を、前記基準電圧
（Ｖｉ）に対して、電圧レベル制御信号（ＣＴＬ）で設
定した、ある任意の目的の電圧レベルに変換して、出力
クロック信号（Ｃｏ）を出力する電圧レベル変換回路
とを具備することを特徴とする電圧レベル変換クロック
ジェネレータ。 - 【請求項２】 前記基準電圧（Ｖｉ）の電位を検出する
入力電圧レベル出力回路を具備することを特徴とする
請求項１記載の電圧レベル変換クロックジェネレータ。 - 【請求項３】 前記出力クロック信号が複数であること
を特徴とする請求項１または請求項２記載の電圧レベル
変換クロックジェネレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012644A JP2978753B2 (ja) | 1996-01-29 | 1996-01-29 | 電圧レベル変換クロックジェネレータ |
| US08/789,658 US5838183A (en) | 1996-01-29 | 1997-01-27 | Clock signal generator having voltage level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012644A JP2978753B2 (ja) | 1996-01-29 | 1996-01-29 | 電圧レベル変換クロックジェネレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205361A true JPH09205361A (ja) | 1997-08-05 |
| JP2978753B2 JP2978753B2 (ja) | 1999-11-15 |
Family
ID=11811082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8012644A Expired - Fee Related JP2978753B2 (ja) | 1996-01-29 | 1996-01-29 | 電圧レベル変換クロックジェネレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5838183A (ja) |
| JP (1) | JP2978753B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206784A (ja) * | 2009-03-05 | 2010-09-16 | Nel Frequency Controls Inc | 同期化システム用結晶ベース発振器 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009141482A (ja) * | 2007-12-04 | 2009-06-25 | Fujitsu Ltd | 無線通信装置におけるクロック信号伝送方法及び無線通信装置 |
| US8261120B2 (en) * | 2009-12-04 | 2012-09-04 | Macronix International Co., Ltd. | Clock integrated circuit |
| TWI508454B (zh) * | 2012-08-06 | 2015-11-11 | Himax Tech Ltd | 時脈產生器 |
| US10775834B2 (en) | 2018-10-23 | 2020-09-15 | Macronix International Co., Ltd. | Clock period tuning method for RC clock circuits |
| US11043936B1 (en) | 2020-03-27 | 2021-06-22 | Macronix International Co., Ltd. | Tuning method for current mode relaxation oscillator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3487309B2 (ja) * | 1993-06-30 | 2004-01-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| FR2736776B1 (fr) * | 1995-07-13 | 1997-09-26 | Sgs Thomson Microelectronics | Synthetiseur de frequences |
-
1996
- 1996-01-29 JP JP8012644A patent/JP2978753B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-27 US US08/789,658 patent/US5838183A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206784A (ja) * | 2009-03-05 | 2010-09-16 | Nel Frequency Controls Inc | 同期化システム用結晶ベース発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2978753B2 (ja) | 1999-11-15 |
| US5838183A (en) | 1998-11-17 |
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