JPH01101026A - 多相ロック発生器及びこれに使用する位相セル - Google Patents
多相ロック発生器及びこれに使用する位相セルInfo
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- JPH01101026A JPH01101026A JP63232128A JP23212888A JPH01101026A JP H01101026 A JPH01101026 A JP H01101026A JP 63232128 A JP63232128 A JP 63232128A JP 23212888 A JP23212888 A JP 23212888A JP H01101026 A JPH01101026 A JP H01101026A
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- 230000007704 transition Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15073—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using a plurality of comparators
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
- H03K17/007—Switching arrangements with several input- or output terminals with several outputs only
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6285—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means
- H03K17/6292—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means using current steering means
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はクロック信号発生器、特に複数位相のクロック
信号を発生する装置及びこれに使用する位相セルに関す
る。
信号を発生する装置及びこれに使用する位相セルに関す
る。
［従来技術とその問題点］
位相同期した（フェーズド）クロック信号は周期が同じ
で位相が異なる関係にある複数の信号であり、デジタル
装置の正しい同期及びデータの流れを制御するのに使用
する。データ信号がネットワーク内を伝播すると、これ
ら信号に正確には予知できない遅延を生じる。デジタル
装置内のデータの流れをクロックで制御することにより
、特定時点で特定のデータ信号が有効な論理レベルに到
達したと安全に解釈されるよう保証できる。
で位相が異なる関係にある複数の信号であり、デジタル
装置の正しい同期及びデータの流れを制御するのに使用
する。データ信号がネットワーク内を伝播すると、これ
ら信号に正確には予知できない遅延を生じる。デジタル
装置内のデータの流れをクロックで制御することにより
、特定時点で特定のデータ信号が有効な論理レベルに到
達したと安全に解釈されるよう保証できる。
従来、多相クロック信号はマスタ（基本）クロック信号
を多数のタップを有する遅延線を通過させることにより
発生していた。しかし、斯かる遅延線は高価であり、ま
た集積回路化することができない。デジタル遅延素子を
用いる多相クロック発生器もあったが、−船釣に高周波
で動作させることはできなっかだ。
を多数のタップを有する遅延線を通過させることにより
発生していた。しかし、斯かる遅延線は高価であり、ま
た集積回路化することができない。デジタル遅延素子を
用いる多相クロック発生器もあったが、−船釣に高周波
で動作させることはできなっかだ。
［発明の概要］
本発明によると、高周波多相クロック信号を夫々複数の
偶数位相セルと奇数位相セルとを具える多相クロック発
生器により発生する。各位相セルはイネーブル信号が入
力されるイネーブル人力と、プリバイアス入力信号が入
力されるプリバイアス人力と、プリバイアス出力信号を
出力するプリバイアス出力と、位相同期したクロック信
号の１つを出力するクロック出力とを含んでいる。１つ
の位相セルからの位参目同期したクロック信号とプリバ
イアス出力信号はそのイネーブル及びプリバイアス人力
信号の双方がアサ−） （ａ ｓ ｓ ｅ ｒ ｔ）さ
れるときアサートされる。位相セルの位を目同期クロッ
クとプリバイアス出力信号が同時にアサートされると、
イネーブル信号がデアサート （ｄｅａｓｓｅｒｔ）さ
れるまでそのまま留まる。
偶数位相セルと奇数位相セルとを具える多相クロック発
生器により発生する。各位相セルはイネーブル信号が入
力されるイネーブル人力と、プリバイアス入力信号が入
力されるプリバイアス人力と、プリバイアス出力信号を
出力するプリバイアス出力と、位相同期したクロック信
号の１つを出力するクロック出力とを含んでいる。１つ
の位相セルからの位参目同期したクロック信号とプリバ
イアス出力信号はそのイネーブル及びプリバイアス人力
信号の双方がアサ−） （ａ ｓ ｓ ｅ ｒ ｔ）さ
れるときアサートされる。位相セルの位を目同期クロッ
クとプリバイアス出力信号が同時にアサートされると、
イネーブル信号がデアサート （ｄｅａｓｓｅｒｔ）さ
れるまでそのまま留まる。
複数の位相セルは位相セルリング内に組み込まれ、偶数
位相セル内に奇数位相セルを挿入し、各位相セルのプリ
バイアス出力を次の位相セルのプリバイアス入力に順次
接続することにより、各位を目セルのプリバイアス信号
出力は次のプリバイアス信号入力になるようにする。偶
数位相セルの総てのイネーブル入力は「偶数」回路ノー
ドに接続され、奇数位相セルの総てのイネーブル人力は
「奇数」回路ノードに接続される。イネーブル信号をマ
スタクロック信号の状態に応じて交互に偶数及び奇数ノ
ードに印加して、偶数位相セルと奇数位相セルのイネー
ブル入力に交互にイネーブル信号を印加するようにする
。多相クロック発生器の動作が単一位相セルにより開始
され、その位相同期クロック信号とプリバイアス出力信
号をアサートすると、マスタクロック信号は位相セルリ
ングの周りの順次の位相セルのクロック出力に位相同期
クロック信号の順次アサートを生じさせる。
位相セル内に奇数位相セルを挿入し、各位相セルのプリ
バイアス出力を次の位相セルのプリバイアス入力に順次
接続することにより、各位を目セルのプリバイアス信号
出力は次のプリバイアス信号入力になるようにする。偶
数位相セルの総てのイネーブル入力は「偶数」回路ノー
ドに接続され、奇数位相セルの総てのイネーブル人力は
「奇数」回路ノードに接続される。イネーブル信号をマ
スタクロック信号の状態に応じて交互に偶数及び奇数ノ
ードに印加して、偶数位相セルと奇数位相セルのイネー
ブル入力に交互にイネーブル信号を印加するようにする
。多相クロック発生器の動作が単一位相セルにより開始
され、その位相同期クロック信号とプリバイアス出力信
号をアサートすると、マスタクロック信号は位相セルリ
ングの周りの順次の位相セルのクロック出力に位相同期
クロック信号の順次アサートを生じさせる。
各奇数位相セルと各偶数位相セルは３エミツタ型トラン
ジスタを含み、位相同期したクロック信号、プリバイア
ス出力信号及び帰還信号を各トランジスタのベースに印
加した制御信号のアサートに応じて各エミッタに生じる
。入力段はイネーブル信号とプリバイアス信号入力との
同時アサート及びイネーブル信号と帰還信号の同時アサ
ートにより制御信号をアサートする。
ジスタを含み、位相同期したクロック信号、プリバイア
ス出力信号及び帰還信号を各トランジスタのベースに印
加した制御信号のアサートに応じて各エミッタに生じる
。入力段はイネーブル信号とプリバイアス信号入力との
同時アサート及びイネーブル信号と帰還信号の同時アサ
ートにより制御信号をアサートする。
［実施例コ
第１図及び第２図を参照して本発明による多相クロック
発生器を説明する。この多相クロック発生器は夫々ＰＣ
ＩからＰＣｎのラベルを付した偶数個の位相セル（１０
）を含み夫々対応する位相同期したクロック出力信号Ｃ
１〜Ｃｎを発生する。
発生器を説明する。この多相クロック発生器は夫々ＰＣ
ＩからＰＣｎのラベルを付した偶数個の位相セル（１０
）を含み夫々対応する位相同期したクロック出力信号Ｃ
１〜Ｃｎを発生する。
位本目セル（１０）の各々はプリバイアス入力信号を受
けるプリバイアス入力（１４） 、プリバイアス出力信
号を出力するプリバイアス出力（１６）、イネーブル信
号を受けるイネーブル入力（１８）及び位相同期クロッ
ク信号を出力するクロック出力（２０）を含んでいる。
けるプリバイアス入力（１４） 、プリバイアス出力信
号を出力するプリバイアス出力（１６）、イネーブル信
号を受けるイネーブル入力（１８）及び位相同期クロッ
ク信号を出力するクロック出力（２０）を含んでいる。
各位相セル（１０）の位相同期信号及びプリバイアス出
力信号は、そのプリバイアス入力信号とそのイネーブル
入力信号とが同時にあればアサートされる。ある位相セ
ル（１０）がその位相同期クロック出力信号とプリバイ
アス出力信号とをアサートすると、イネーブル信号がデ
アサートされるまで、内部の帰還により位相同期クロッ
ク信号とプリバイアス出力信号とのアサートを維持する
。よって、各位相セル（１０）につきプリバイアス及び
イネーブル入力信号は、位相同期クロック及びプリバイ
アス出力信号を開始するために、同時にアサートされな
ければならない。しかし、その後位相同期クロック
゛とプリバイアス出力信号とを維持するには、イネーブ
ル入力（１８）のイネーブル信号のみを継続してアサー
トすれば足りる。
力信号は、そのプリバイアス入力信号とそのイネーブル
入力信号とが同時にあればアサートされる。ある位相セ
ル（１０）がその位相同期クロック出力信号とプリバイ
アス出力信号とをアサートすると、イネーブル信号がデ
アサートされるまで、内部の帰還により位相同期クロッ
ク信号とプリバイアス出力信号とのアサートを維持する
。よって、各位相セル（１０）につきプリバイアス及び
イネーブル入力信号は、位相同期クロック及びプリバイ
アス出力信号を開始するために、同時にアサートされな
ければならない。しかし、その後位相同期クロック
゛とプリバイアス出力信号とを維持するには、イネーブ
ル入力（１８）のイネーブル信号のみを継続してアサー
トすれば足りる。
位相セル（１０）は直列連鎖した位相セルリング（１１
）を形成し、ここでに番目の位相セルＰＣｋのプリバイ
アス出力（１６）はに＋１番、目の位を目セルＰＣｋ＋
１のプリバイアス入力に接続され、位相セルＰＣｎの
プリバイアス出力（１６）は位相セルＰＣＩのプリバイ
アス人力（１４）に接続される。従って、例えば位相セ
ルＰＣ３はそのプリバイアス出力信号を位相セルＰＣ４
のプリバイアス人力信号として出力する。奇数ラベルの
位相セル（１０）であるＰＣＩ、ＰＣ３、・・・、Ｐ
Ｃｎ−１のイネーブル人力は、奇数ノード（２４）に接
続され、偶数ラベルの位相セル（ｌＯ）であるＰＣ２，
ＰＣ４、＋８１、ＰＣｎのイネーブル人力は偶数ノード
（２６）に接続される。差動マスタクロック信号がスイ
ッチング回路（３０）に印加され、マスタクロックの状
態変化に応じて交互にイネーブル信号を奇数ノード（２
４）と偶数ノード（２６）にアサートする。
）を形成し、ここでに番目の位相セルＰＣｋのプリバイ
アス出力（１６）はに＋１番、目の位を目セルＰＣｋ＋
１のプリバイアス入力に接続され、位相セルＰＣｎの
プリバイアス出力（１６）は位相セルＰＣＩのプリバイ
アス人力（１４）に接続される。従って、例えば位相セ
ルＰＣ３はそのプリバイアス出力信号を位相セルＰＣ４
のプリバイアス人力信号として出力する。奇数ラベルの
位相セル（１０）であるＰＣＩ、ＰＣ３、・・・、Ｐ
Ｃｎ−１のイネーブル人力は、奇数ノード（２４）に接
続され、偶数ラベルの位相セル（ｌＯ）であるＰＣ２，
ＰＣ４、＋８１、ＰＣｎのイネーブル人力は偶数ノード
（２６）に接続される。差動マスタクロック信号がスイ
ッチング回路（３０）に印加され、マスタクロックの状
態変化に応じて交互にイネーブル信号を奇数ノード（２
４）と偶数ノード（２６）にアサートする。
多重位相同期クロック発生器はスイッチング回路（３０
）に印加した差動リセット信号により初期化される。以
下に詳述する如く、リセット信号をアサートすると位相
セルＰＣＩが位相同期クロック信号とプリバイアス出力
信号を出して残りの位相セル（１０）がクロック及びプ
リバイアス出力信号を発生するのを阻止する。リセット
信号のデアサートの後直ちに、位相セルＰＣＩがクロッ
ク及びプリバイアス出力信号を出す唯一の位相セルであ
り、位相セルＰＣ２はプリバイアス入力信号を受ける唯
一の位相セルである。次にスイッチング回路（３０）が
偶数ノード（２６）にイネーブル２信号をアサートする
と、位相セルＰＣ２は始動して、そのクロック出力信号
Ｃ２及びプリバイアス出力信号を維持する。同時に、位
相セルＰＣＩは、そのクロック及びプリバイアス出力信
号をデアサートし、位相セルＰｃｔは最早奇数ノード（
２４）からイネーブル１信号を受けない。
）に印加した差動リセット信号により初期化される。以
下に詳述する如く、リセット信号をアサートすると位相
セルＰＣＩが位相同期クロック信号とプリバイアス出力
信号を出して残りの位相セル（１０）がクロック及びプ
リバイアス出力信号を発生するのを阻止する。リセット
信号のデアサートの後直ちに、位相セルＰＣＩがクロッ
ク及びプリバイアス出力信号を出す唯一の位相セルであ
り、位相セルＰＣ２はプリバイアス入力信号を受ける唯
一の位相セルである。次にスイッチング回路（３０）が
偶数ノード（２６）にイネーブル２信号をアサートする
と、位相セルＰＣ２は始動して、そのクロック出力信号
Ｃ２及びプリバイアス出力信号を維持する。同時に、位
相セルＰＣＩは、そのクロック及びプリバイアス出力信
号をデアサートし、位相セルＰｃｔは最早奇数ノード（
２４）からイネーブル１信号を受けない。
マスタクロック信号の次のトランジションで、位相セル
ＰＣ２からプリバイアスを受は且つ奇数ノードからイネ
ーブル１信号を受けている位相セルＰＣ３がそのクロッ
ク及びプリバイアス出力信号を出す。次に、位相セルＰ
Ｃ２はその出力を停止する。マスタクロックの後続のト
ランジションで、位相セルリング（１１）の位相セル（
１０）の次のものがそのクロックとプリバイアス出力信
号とをアサートし、残りの位相セルは出力信号をデアサ
ートする。以上の動作をマスククロツタ信号が動作する
限り、又はリセット信号が再度アサートされるまで継続
する。
ＰＣ２からプリバイアスを受は且つ奇数ノードからイネ
ーブル１信号を受けている位相セルＰＣ３がそのクロッ
ク及びプリバイアス出力信号を出す。次に、位相セルＰ
Ｃ２はその出力を停止する。マスタクロックの後続のト
ランジションで、位相セルリング（１１）の位相セル（
１０）の次のものがそのクロックとプリバイアス出力信
号とをアサートし、残りの位相セルは出力信号をデアサ
ートする。以上の動作をマスククロツタ信号が動作する
限り、又はリセット信号が再度アサートされるまで継続
する。
第２図に示す如く、ｋ番目のクロック信号Ｃｋは（ｋ−
１）番目のクロック信号Ｃｋ−１の後に与えられ、クロ
ック信号Ｃ１はクロック信号Ｃｎの後に印加される。ク
ロック信号Ｃ１〜Ｃｎは同じ周波数２ｆＣＬＫ／ｎであ
り（ここでｆ ＣＬＫはマスタクロック信号の周波数）
、各クロックの位相は相互に異なっている。奇数ラベル
のクロック信号のデユティサイクルはマスククロツタの
それと同じであるが、偶数ラベルのクロック信号のデユ
ティサイクルはマスタクロックのそれと相補関係にある
。
１）番目のクロック信号Ｃｋ−１の後に与えられ、クロ
ック信号Ｃ１はクロック信号Ｃｎの後に印加される。ク
ロック信号Ｃ１〜Ｃｎは同じ周波数２ｆＣＬＫ／ｎであ
り（ここでｆ ＣＬＫはマスタクロック信号の周波数）
、各クロックの位相は相互に異なっている。奇数ラベル
のクロック信号のデユティサイクルはマスククロツタの
それと同じであるが、偶数ラベルのクロック信号のデユ
ティサイクルはマスタクロックのそれと相補関係にある
。
リセット信号を印加すると、クロック信号Ｃ１がアサー
トされ、しかもその他のクロック信号は総てマスタクロ
ック信号の状態に拘らず中断される。第２図に示す特定
の例では、リセット信号が時点ＴＯにアサートされると
、Ｃ１が出て（高レベルになり）Ｃ４がデアサートされ
る。しかし、リセット状態が無ければ、イネーブル２信
号がアサートされる。リセット信号はマスククロツタ信
号が高レベルにある時点Ｔ１に負又は低レベルに戻るの
が好ましく、それにより位相同期したクロック信号のシ
ーケンスＣ２〜Ｃｎがマスタクロックの次のトランジシ
ョンである既知の時点Ｔ２で始まるようになる。もし、
マスタクロック信号が低のときリセット信号がデアサー
トされると、スイッチング回路（３０）はイネーブル２
信号をアサートして位相セルＰＣ２がマスククロツタ信
号の次のトランジションによらず直ちにそのクロック出
力信号Ｃ２を供給するようにする。よって、この場合に
は、最初のクロック信号Ｃ２の幅は異常に短くなる。
トされ、しかもその他のクロック信号は総てマスタクロ
ック信号の状態に拘らず中断される。第２図に示す特定
の例では、リセット信号が時点ＴＯにアサートされると
、Ｃ１が出て（高レベルになり）Ｃ４がデアサートされ
る。しかし、リセット状態が無ければ、イネーブル２信
号がアサートされる。リセット信号はマスククロツタ信
号が高レベルにある時点Ｔ１に負又は低レベルに戻るの
が好ましく、それにより位相同期したクロック信号のシ
ーケンスＣ２〜Ｃｎがマスタクロックの次のトランジシ
ョンである既知の時点Ｔ２で始まるようになる。もし、
マスタクロック信号が低のときリセット信号がデアサー
トされると、スイッチング回路（３０）はイネーブル２
信号をアサートして位相セルＰＣ２がマスククロツタ信
号の次のトランジションによらず直ちにそのクロック出
力信号Ｃ２を供給するようにする。よって、この場合に
は、最初のクロック信号Ｃ２の幅は異常に短くなる。
次に、第３図を参照して、スイッチング回路（３０）を
説明する。この回路は２段の電流ツリーからなり、電流
源１１、第１エミッタ結合トランジスタ対Ｑ１、Ｑ２及
び第２エミツタ結合トランジスタ対Ｑ３、Ｑ４を有する
。Ｑｌのコレクタは偶数ノード（２６）に接続され、Ｑ
２のコレクタは奇数ノード（２４）に接続されている。
説明する。この回路は２段の電流ツリーからなり、電流
源１１、第１エミッタ結合トランジスタ対Ｑ１、Ｑ２及
び第２エミツタ結合トランジスタ対Ｑ３、Ｑ４を有する
。Ｑｌのコレクタは偶数ノード（２６）に接続され、Ｑ
２のコレクタは奇数ノード（２４）に接続されている。
差動マスタクロック信号がトランジスタＱｌ、Ｑ２のベ
ース間に接続されている。Ｑ３のコレクタは線（３２）
を介して第１図の位相セルＰｃｔのリセット入力に接続
され、一方Ｑ４のコレクタはトランジスタ対Ｑｌ−Ｑ２
のエミッタに接続される。
ース間に接続されている。Ｑ３のコレクタは線（３２）
を介して第１図の位相セルＰｃｔのリセット入力に接続
され、一方Ｑ４のコレクタはトランジスタ対Ｑｌ−Ｑ２
のエミッタに接続される。
トランジスタＱ３−Ｑ４のエミッタは電流源■１を介し
て接地され、差動リセット信号がそのベース間に印加さ
れる。
て接地され、差動リセット信号がそのベース間に印加さ
れる。
通常勤イ乍時に、負であるリセット信号はトランジスタ
Ｑ４をオン且つトランジスタＱ３をオフにする。マスタ
クロック信号の状態が変わる毎に、電流源■１はトラン
ジスタＱ１、Ｑ４を介して偶数ノード（２６）に又はト
ランジスタＱ２、Ｑ４を介して奇数ノード（２４）に夫
々イネーブル２又はイネーブル１信号を流す。リセット
中に、正であるリセット信号がトランジスタＱ４をオフ
にＱ３をオンにして、電流源１１を両ノード（２４）及
び（２６）から切り離して位相セル（１０）のいずれも
イネーブル１又は２を受けないようにする。そして、電
流源工１からの電流はトランジスタＱ３及び線（３２）
を介して第１図の位相セルＰｃｔのリセット入力にリセ
ット１電流信号として供給される。
Ｑ４をオン且つトランジスタＱ３をオフにする。マスタ
クロック信号の状態が変わる毎に、電流源■１はトラン
ジスタＱ１、Ｑ４を介して偶数ノード（２６）に又はト
ランジスタＱ２、Ｑ４を介して奇数ノード（２４）に夫
々イネーブル２又はイネーブル１信号を流す。リセット
中に、正であるリセット信号がトランジスタＱ４をオフ
にＱ３をオンにして、電流源１１を両ノード（２４）及
び（２６）から切り離して位相セル（１０）のいずれも
イネーブル１又は２を受けないようにする。そして、電
流源工１からの電流はトランジスタＱ３及び線（３２）
を介して第１図の位相セルＰｃｔのリセット入力にリセ
ット１電流信号として供給される。
第４図を参照して、位相セルＰＣＩの詳細実施例を説明
する。プリバイアス人力（１４）がトランジスタＱ５の
ベースに接続され、イネーブル人力（１８）がＱ５のエ
ミッタに接続され、また電圧源Ｖｃｃが抵抗Ｒ１を介し
てトランジスタＱ５のコレクタに接続される。電流源■
３がトランジスタＱ５のベースに接続される。イネーブ
ル１電流信号がアサートされないと、トランジスタＱ５
のコレクタ電圧Ｖｘは略Ｖｃｃであり、抵抗Ｒ１両端に
は実質的な電圧降下を生じる電流は流れない。
する。プリバイアス人力（１４）がトランジスタＱ５の
ベースに接続され、イネーブル人力（１８）がＱ５のエ
ミッタに接続され、また電圧源Ｖｃｃが抵抗Ｒ１を介し
てトランジスタＱ５のコレクタに接続される。電流源■
３がトランジスタＱ５のベースに接続される。イネーブ
ル１電流信号がアサートされないと、トランジスタＱ５
のコレクタ電圧Ｖｘは略Ｖｃｃであり、抵抗Ｒ１両端に
は実質的な電圧降下を生じる電流は流れない。
プリバイアス人力信号がイネーブル１信号と同時にトラ
ンジスタＱ５のベースにアサートされると、トランジス
タＱ５はオンとなりイネーブルｌ電流を抵抗Ｒ１に流す
。トランジスタＱ５のコレクタに、このイネーブル１電
流が抵抗Ｒ１を介して流れる結果、Ｖｘの急降下を生じ
る。よって、トランジスタＱ５のコレクタ電圧Ｖｘはプ
リバイアス人力（１４）とイネーブル人力（１８）に受
ける信号の関数であり、これが位相セルの状態を決める
ことが理解できよう。
ンジスタＱ５のベースにアサートされると、トランジス
タＱ５はオンとなりイネーブルｌ電流を抵抗Ｒ１に流す
。トランジスタＱ５のコレクタに、このイネーブル１電
流が抵抗Ｒ１を介して流れる結果、Ｖｘの急降下を生じ
る。よって、トランジスタＱ５のコレクタ電圧Ｖｘはプ
リバイアス人力（１４）とイネーブル人力（１８）に受
ける信号の関数であり、これが位相セルの状態を決める
ことが理解できよう。
比較器（３４）は、Ｖｘを基準電圧Ｖｒｅｆと比較する
ことによりトランジスタＱ５のコレクタ電圧Ｖｘの変化
を検出する。比較器（３４）は好ましくはエミッタ結合
トランジスタ対Ｑ６−Ｑ７、抵抗Ｒ２及び電流源■２を
含んでいる。トランジスタＱ６−Ｑ７のエミッタは電流
源■２に接続されており、Ｑ６のベースはトランジスタ
Ｑ５のコレクタに、ＱｌのベースはＶｒｅｆ に接続さ
れている。トランジスタＱ７のコレクタは直接Ｖｃｃに
接続され、Ｑ６のコレクタは抵抗Ｒ２を介してＶｃｃに
接続されている。比較器（３４）の出力電圧ｖｙはトラ
ンジスタＱ６のコレクタに現れる。Ｖｒｅｆの電位はＶ
ｘの最大値と最小値との間にセットして、Ｖｘが低のと
きＶｙは高になり、Ｖｘが高のときｖｙは低になるよう
にする。
ことによりトランジスタＱ５のコレクタ電圧Ｖｘの変化
を検出する。比較器（３４）は好ましくはエミッタ結合
トランジスタ対Ｑ６−Ｑ７、抵抗Ｒ２及び電流源■２を
含んでいる。トランジスタＱ６−Ｑ７のエミッタは電流
源■２に接続されており、Ｑ６のベースはトランジスタ
Ｑ５のコレクタに、ＱｌのベースはＶｒｅｆ に接続さ
れている。トランジスタＱ７のコレクタは直接Ｖｃｃに
接続され、Ｑ６のコレクタは抵抗Ｒ２を介してＶｃｃに
接続されている。比較器（３４）の出力電圧ｖｙはトラ
ンジスタＱ６のコレクタに現れる。Ｖｒｅｆの電位はＶ
ｘの最大値と最小値との間にセットして、Ｖｘが低のと
きＶｙは高になり、Ｖｘが高のときｖｙは低になるよう
にする。
比較器（３４）の出力電圧ｖｙはマルチ（多）エミッタ
トランジスタＱ８のベースを駆動する。
トランジスタＱ８のベースを駆動する。
トランジスタＱ８の第１エミツタ（３５）は電流源Ｉ４
に接続されている。トランジスタＱ８のベースが高であ
ると、それは第１エミツタ（３５）のクロック信号、第
２エミツタ（３６）のプリバイアス出力信号及び第３エ
ミツタ（３８）の帰還信号（ＦＢ）を高に駆動（アサー
ト）する。トランジスタＱ５のベースに帰還されたＦＢ
倍信号プリバイアス入力信号がデアサートされた後イネ
ーブル１電流信号がオフとなるまで、Ｑ５をオンに維持
する。イネーブル１電流信号がマスタクロック信号の次
のトランジションでオフとなると、Ｑ５がオフとなり、
そのコレクタ電位ＶｘはＶｒｅｆ を超す。そこで、ト
ランジスタＱ６がオンになり、そのコレクタ電位ｖｙを
下げ、その結果トランジスタＱ８のベースを下げ、その
ＣＩ、ＦＢ及びプリバイアス出力信号を引き下げる。
に接続されている。トランジスタＱ８のベースが高であ
ると、それは第１エミツタ（３５）のクロック信号、第
２エミツタ（３６）のプリバイアス出力信号及び第３エ
ミツタ（３８）の帰還信号（ＦＢ）を高に駆動（アサー
ト）する。トランジスタＱ５のベースに帰還されたＦＢ
倍信号プリバイアス入力信号がデアサートされた後イネ
ーブル１電流信号がオフとなるまで、Ｑ５をオンに維持
する。イネーブル１電流信号がマスタクロック信号の次
のトランジションでオフとなると、Ｑ５がオフとなり、
そのコレクタ電位ＶｘはＶｒｅｆ を超す。そこで、ト
ランジスタＱ６がオンになり、そのコレクタ電位ｖｙを
下げ、その結果トランジスタＱ８のベースを下げ、その
ＣＩ、ＦＢ及びプリバイアス出力信号を引き下げる。
次に、第１．３及び４図を参照して動作を説明する。ス
イッチング回路（３０）の線（３２）から位相セルＰＣ
Ｉへのりセラ）ｌ電流信号人力は、リセット動作中に位
相セルＰＣＩがそのクロック及びプリバイアス出力信号
を出力するようにする。
イッチング回路（３０）の線（３２）から位相セルＰＣ
Ｉへのりセラ）ｌ電流信号人力は、リセット動作中に位
相セルＰＣＩがそのクロック及びプリバイアス出力信号
を出力するようにする。
前述の如く、正のリセット信号が位相セル（１０）の総
てのイネーブル入力（１８）を電流源■１から切り離し
、線（３２）を電流源１１に結合して位相セルＰＣＩの
トランジスタＱ６のベースにリセット１信号をアサート
する。このリセット１信号電流は位相セルＰｃｔの抵抗
Ｒ１を介して伝送され、位相セルＰｃｔの電圧Ｖｘを降
下させる。
てのイネーブル入力（１８）を電流源■１から切り離し
、線（３２）を電流源１１に結合して位相セルＰＣＩの
トランジスタＱ６のベースにリセット１信号をアサート
する。このリセット１信号電流は位相セルＰｃｔの抵抗
Ｒ１を介して伝送され、位相セルＰｃｔの電圧Ｖｘを降
下させる。
このＶｘの降下は比較器（３４）で検出されてトランジ
スタＱ８のベースを高に駆動し、位相セルＰＣＩがクロ
ック及びプリバイアス出力信号を出すようにする。この
リセット動作中に、位相セル（１０）の残りのものは、
イネーブル１及び２の両方がデアサートされているので
、クロック及びプリバイアス出力信号の供給が阻止され
る。
スタＱ８のベースを高に駆動し、位相セルＰＣＩがクロ
ック及びプリバイアス出力信号を出すようにする。この
リセット動作中に、位相セル（１０）の残りのものは、
イネーブル１及び２の両方がデアサートされているので
、クロック及びプリバイアス出力信号の供給が阻止され
る。
次に、第１図〜第４図を参照して装置全体の動作を説明
する。多相クロック信号発生器は最初にリセット信号を
アサートすることによりリセットして、位相セルＰＣＩ
がクロック及びプリバイアス出力信号を出力し、残りの
位相セル（１０）はクロック及びプリバイアス出力信号
を出力しないようにする。次にマスタクロック信号が高
になると、リセット信号はデアサートされ、マスククロ
ツタ信号の次のトランジションでイネーブル２信号が与
えられる。そこで、位相セルＰＣ２のみがアサートされ
たイネーブル２及びプリバイアス入力信号を有するので
、クロック及びプリバイアス出力信号を出す。同時に、
位相セルＰｃｔはクロックとプリバイアス出力信号の出
力を停止し、ＰＣＩは最早イネーブル１信号を受けない
。このプロセスは継続し、次のマスククロツタのトラン
ジションでプリバイアスとイネーブル１人力信号を受け
ている位相セルＰＣ３がクロック及びプリバイアス出力
信号を出す。位相セルＰＣ２はそのクロックとプリバイ
アス出力信号をイネーブル２信号のデアサートに応じて
デアサートする。同様に、マスタクロック信号の後続の
トランジションで位相セルリング（１１）の順次の位相
セル（１０）が第２図を参照して上述した如くそのクロ
ック及びプリバイアス出力信号を順次アサート及びデア
サートする。
する。多相クロック信号発生器は最初にリセット信号を
アサートすることによりリセットして、位相セルＰＣＩ
がクロック及びプリバイアス出力信号を出力し、残りの
位相セル（１０）はクロック及びプリバイアス出力信号
を出力しないようにする。次にマスタクロック信号が高
になると、リセット信号はデアサートされ、マスククロ
ツタ信号の次のトランジションでイネーブル２信号が与
えられる。そこで、位相セルＰＣ２のみがアサートされ
たイネーブル２及びプリバイアス入力信号を有するので
、クロック及びプリバイアス出力信号を出す。同時に、
位相セルＰｃｔはクロックとプリバイアス出力信号の出
力を停止し、ＰＣＩは最早イネーブル１信号を受けない
。このプロセスは継続し、次のマスククロツタのトラン
ジションでプリバイアスとイネーブル１人力信号を受け
ている位相セルＰＣ３がクロック及びプリバイアス出力
信号を出す。位相セルＰＣ２はそのクロックとプリバイ
アス出力信号をイネーブル２信号のデアサートに応じて
デアサートする。同様に、マスタクロック信号の後続の
トランジションで位相セルリング（１１）の順次の位相
セル（１０）が第２図を参照して上述した如くそのクロ
ック及びプリバイアス出力信号を順次アサート及びデア
サートする。
以上、夫々イネーブルされると別のクロック信号を発生
する複数の位相セルを含む位相セルリングよりなる多重
位相クロック信号を発生する装置について説明した。こ
のリングの周りの位相セルはマスタクロック信号の状態
変化に応じて発生されるイネーブル信号により順次イネ
ーブルされ、クロック信号は総て同じ周波数であり互い
に位相が異なる関係になるようにする。本発明の多相ク
ロック信号発生器は集積化が容易であり、極めて高周波
数で動作する。
する複数の位相セルを含む位相セルリングよりなる多重
位相クロック信号を発生する装置について説明した。こ
のリングの周りの位相セルはマスタクロック信号の状態
変化に応じて発生されるイネーブル信号により順次イネ
ーブルされ、クロック信号は総て同じ周波数であり互い
に位相が異なる関係になるようにする。本発明の多相ク
ロック信号発生器は集積化が容易であり、極めて高周波
数で動作する。
［発明の効果］
本発明の多相クロック信号発生器によると、マスタクロ
ック信号で動作するスイッチング回路と、リング状に接
続され各々イネーブル信号とプリバイアス入力信号を受
はクロック信号及びプリバイアス出力信号を出す複数の
位相セルＰＣＩ、ＰＣ２、・・・・ＰＣｎより構成され
、各位相セルは前段からのプリバイアス出力信号を受け
ると共に交互に（偶数及び奇数毎に）相補関係のイネー
ブル信号を受は且つイネーブルされるとクロック信号と
次段へのプリバイアス出力信号を出力するように構成さ
れている。従って、従来の多相クロック信号発生器の如
く高精度且つ高価な複数の遅延線を使用する必要がなく
、マスククロツタの周波数で決まる高精度且つ任意の位
相ずれが得られるので、多相クロック信号が容易に発生
出来る。また、本発明による位相セルは完全に半導体集
債回路で構成出来る′ので小型且つ高信頼性となると共
に斯かる位相セルの使用個数を選択することにより任意
相数の多相クロック信号が容易に得られる。よって、本
発明はデジタル機器などの多相クロック信号発生器に好
適である。
ック信号で動作するスイッチング回路と、リング状に接
続され各々イネーブル信号とプリバイアス入力信号を受
はクロック信号及びプリバイアス出力信号を出す複数の
位相セルＰＣＩ、ＰＣ２、・・・・ＰＣｎより構成され
、各位相セルは前段からのプリバイアス出力信号を受け
ると共に交互に（偶数及び奇数毎に）相補関係のイネー
ブル信号を受は且つイネーブルされるとクロック信号と
次段へのプリバイアス出力信号を出力するように構成さ
れている。従って、従来の多相クロック信号発生器の如
く高精度且つ高価な複数の遅延線を使用する必要がなく
、マスククロツタの周波数で決まる高精度且つ任意の位
相ずれが得られるので、多相クロック信号が容易に発生
出来る。また、本発明による位相セルは完全に半導体集
債回路で構成出来る′ので小型且つ高信頼性となると共
に斯かる位相セルの使用個数を選択することにより任意
相数の多相クロック信号が容易に得られる。よって、本
発明はデジタル機器などの多相クロック信号発生器に好
適である。
第１図は本発明による多相クロック信号発生器のブロッ
ク図、第２図は第１図の多相クロック発生器の動作説明
用のタイミング図、第３図は第１図に使用するスイッチ
ング回路の好適実施例の回路図、第４図は第１図に使用
する本発明の位相セルの好適実施例の回路図を示す。 （１０）はスイッチング回路、（３０）は位相セル、（
１４）、（１６）及び（１８）は夫々プリバイアス入力
信号、プリバイアス出力信号及びイネーブル信号である
。 代 理 人 伊 藤 頁間
松 隈 秀 盛ＴＯＴＩＴ２ −・ クセ１．フト・ ・
−一［］−」１］−」”］−」−一イネーフ）し１１＠
−」−１−［］−Ｊ−１−「−マスタクロックイ名号１
＠−一−−−−−−−−丁−ＬＣ４ ＦＩＧ、２ ＦＩＧ、 ３
ク図、第２図は第１図の多相クロック発生器の動作説明
用のタイミング図、第３図は第１図に使用するスイッチ
ング回路の好適実施例の回路図、第４図は第１図に使用
する本発明の位相セルの好適実施例の回路図を示す。 （１０）はスイッチング回路、（３０）は位相セル、（
１４）、（１６）及び（１８）は夫々プリバイアス入力
信号、プリバイアス出力信号及びイネーブル信号である
。 代 理 人 伊 藤 頁間
松 隈 秀 盛ＴＯＴＩＴ２ −・ クセ１．フト・ ・
−一［］−」１］−」”］−」−一イネーフ）し１１＠
−」−１−［］−Ｊ−１−「−マスタクロックイ名号１
＠−一−−−−−−−−丁−ＬＣ４ ＦＩＧ、２ ＦＩＧ、 ３
Claims (1)
- 【特許請求の範囲】 １、マスタクロック信号の状態変化に応じて第１及び第
２イネーブル信号を交互にアサートするイネーブル手段
と、各々上記イネーブル信号及びプリバイアス入力信号
の同時アサートにより独立したクロック信号及びプリバ
イアス出力信号を出す複数の位相セルと、該位相セルを
順次リング状に接続し奇数番の位相セルには上記第１イ
ネーブル信号を印加し偶数番の位相セルには上記第２イ
ネーブル信号を印加し、上記各位相セルの上記プリバイ
アス出力を次段のプリバイアス出力とする共に上記クロ
ック信号は上記マスタクロックに応じて位相が順次変化
する多相クロック信号となる多相クロック発生器。 ２、プリバイアス入力信号とイネーブル信号及びこのイ
ネーブル信号と帰還信号のアサートに応じて制御信号を
アサートする第１手段と、上記制御信号がアサートされ
ると上記帰還信号、クロック信号及びプリバイアス出力
信号をアサートする第２手段とを具え位相同期したクロ
ック信号を発生する位相セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US98,110 | 1987-09-17 | ||
| US07/098,110 US4794275A (en) | 1987-09-17 | 1987-09-17 | Multiple phase clock generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01101026A true JPH01101026A (ja) | 1989-04-19 |
Family
ID=22267180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232128A Pending JPH01101026A (ja) | 1987-09-17 | 1988-09-16 | 多相ロック発生器及びこれに使用する位相セル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4794275A (ja) |
| EP (1) | EP0307572B1 (ja) |
| JP (1) | JPH01101026A (ja) |
| DE (1) | DE3884543T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4958085A (en) * | 1987-10-30 | 1990-09-18 | Canon Kabushiki Kaisha | Scanning circuit outputting scanning pulse signals of two or more phases |
| US4922128A (en) * | 1989-01-13 | 1990-05-01 | Ibm Corporation | Boost clock circuit for driving redundant wordlines and sample wordlines |
| US5053639A (en) * | 1989-06-16 | 1991-10-01 | Ncr Corporation | Symmetrical clock generator and method |
| JPH0828965B2 (ja) * | 1992-09-02 | 1996-03-21 | 日本電気株式会社 | 電圧変換回路 |
| US5398001A (en) * | 1993-06-02 | 1995-03-14 | National Semiconductor Corporation | Self-timing four-phase clock generator |
| US5578954A (en) * | 1993-06-02 | 1996-11-26 | National Semiconductor Corporation | Self-timing four-phase clock generator |
| US5506520A (en) * | 1995-01-11 | 1996-04-09 | International Business Machines Corporation | Energy conserving clock pulse generating circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150335A (ja) * | 1974-04-25 | 1975-12-02 | ||
| JPS5441033A (en) * | 1977-09-07 | 1979-03-31 | Nippon Telegr & Teleph Corp <Ntt> | Static type shift register |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3243728A (en) * | 1963-06-28 | 1966-03-29 | Westinghouse Electric Corp | Sine wave generator comprising a plurality of resonant circuits discharged into a resonant load |
| US3329834A (en) * | 1964-10-08 | 1967-07-04 | Burroughs Corp | Semiconductor counter circuit |
| DE2853523C2 (de) * | 1978-12-12 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dezentrale Erzeugung von Taktsteuersignalen |
| JPS5974724A (ja) * | 1982-10-21 | 1984-04-27 | Sony Corp | パルス発生回路 |
| US4700350A (en) * | 1986-10-07 | 1987-10-13 | Douglas Phillip N | Multiple phase CRC generator |
-
1987
- 1987-09-17 US US07/098,110 patent/US4794275A/en not_active Expired - Lifetime
-
1988
- 1988-07-12 EP EP88111139A patent/EP0307572B1/en not_active Expired - Lifetime
- 1988-07-12 DE DE88111139T patent/DE3884543T2/de not_active Expired - Fee Related
- 1988-09-16 JP JP63232128A patent/JPH01101026A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150335A (ja) * | 1974-04-25 | 1975-12-02 | ||
| JPS5441033A (en) * | 1977-09-07 | 1979-03-31 | Nippon Telegr & Teleph Corp <Ntt> | Static type shift register |
Also Published As
| Publication number | Publication date |
|---|---|
| US4794275A (en) | 1988-12-27 |
| DE3884543D1 (de) | 1993-11-04 |
| EP0307572A2 (en) | 1989-03-22 |
| DE3884543T2 (de) | 1994-01-27 |
| EP0307572A3 (en) | 1990-03-14 |
| EP0307572B1 (en) | 1993-09-29 |
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