JPH06252907A - データ書き込みおよび読み出し回路 - Google Patents

Abstract

(57)【要約】 【目的】 専用ＬＳＩを用いずに、専用ＬＳＩと同様の
信号処理を行うと共に、確実なデータの書き込みおよび
読み出しを実現する。 【構成】 入力回路１から入力したデータがブロック単
位でデータシフト回路３に対して出力され、データシフ
ト回路３ではデータが書き込み同期信号ＷＳＳにより順
次シフトされながら格納される。互いに同期した書き込
み同期信号ＷＳＳと読み出し同期信号ＲＳＳは、位相調
整後に読み出しポインタ制御回路５に供給され、そこで
同期信号の位相関係に応じたポインタ信号が生成され
る。例えば複数のバッファ回路からなるデータ読み出し
回路４は、このポインタ信号によって指定されたブロッ
クデータを読み出し、そのデータが出力回路６より出力
される。位相調整動作とポインタにより読み出すべきブ
ロックデータが選択されるため、確実にデータの書き込
みおよび読み出しが行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同期した書き込み同
期信号と読み出し同期信号により、データを一度書き込
んだ後、そのデータを読み出すように作動するデータ書
き込みおよび読み出し回路についてのものであり、特に
同一速度または異速度のデータ通信回線において、ある
データ通信回線から他のデータ通信回線に、または外部
データ発信源よりあるデータ通信回線に対してｎビット
毎にデータを転送するのに好適なデータ書き込みおよび
読み出し回路についてのものである。

【０００２】

【従来の技術】通信技術の高度化にともない、例えばデ
ータ転送速度が異なるような一方の通信回線から他方の
通信回線にデータを転送する必要性が生じてきており、
種々の通信回線を組み合わせることで多様なネットワー
クを構築することができ、設備や情報資源の共有等も可
能となる。

【０００３】ところで、このような異なる回線間のデー
タ転送を行う場合、転送先の通信回線には転送すべきデ
ータを適した形式に変換した後で挿入する必要があり、
従来、このような目的のために専用ＩＣであるエラステ
ックメモリが一時蓄積のために使用されている。

【０００４】つぎに、エラスティックメモリの構成を図
５に示す。図５で、エラスティクメモリ７１は、データ
の書き込みと読み出しを非同期に行うことのできるメモ
リであり、書き込み用データＤｉｎ及び書き込み用クロ
ックＷＣＫが入力し、書き込まれたデータは書き込み用
クロックＷＣＫにしたがってメモリ内で順次シフトされ
ていく。エラスティクメモリ７１では、読み出し信号Ｒ
Ｓに応じて書き込まれたデータが読み出される。読み出
し同期信号ＲＳＳと読み出しクロックＲＣＫが入力する
読み出しタイミング制御回路７２はその読み出し信号Ｒ
Ｓを発生させるが、この読み出し信号ＲＳはエラステッ
クメモリが所有するデータ長に合わせて、入力タイミン
グを遅延させて設定され、自由に設定できる。

【０００５】エラスティックメモリ７１は書き込みと読
み出しが非同期に行えるため、書き込んだデータを挿入
する箇所のクロックで読み出す事により、容易にデータ
を他の通信回線等に挿入できる。

【０００６】

【発明が解決しようとする課題】データの転送速度等を
変換して転送する場合に、専用ＬＳＩであるエラスティ
ックメモリ７１を用いることで、回路的にはその簡素化
を図ることができる。

【０００７】しかし、エラスティクメモリは汎用のメモ
リに比べてかなり高価であり、その結果、製品単価が上
昇する可能性がある。また、エラスティックメモリ自体
も動作速度の問題があり、同時に余剰機能等を持つため
に、必ずしも使用者に対しての使い勝手が良くないもの
となっている。

【０００８】この発明は、専用ＬＳＩを用いずに同様の
信号処理を行うと共に、確実なデータの書き込み及び読
み出しを実現するデータ書き込みおよび読み出し回路を
提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、この発明では、入力手段から入力したデータがブロ
ック単位でデータシフト手段に対して出力され、データ
シフト手段ではデータが書き込み同期信号により順次シ
フトされながら格納される。互いに同期した書き込み同
期信号と読み出し同期信号は、ポインタ制御手段に供給
され、そこで同期信号の位相関係に応じたポインタ信号
が生成される。データ読み出し手段は、このポインタ信
号によって指定されたデータシフト手段内のブロックデ
ータを読み出すように作動し、次いでそのデータが出力
手段より出力される。

【００１０】また、データ読み出し手段はシフト数に応
じたバッファメモリによって構成することができ、その
バッファメモリはポインタ信号によって指定されるよう
にすることができる。

【００１１】

【作用】互いに同期した書き込み同期信号と読み出し同
期信号によって、データの書き込み制御とデータの読み
出し制御を行う場合では、基本的に基準パルスが交互に
現れることになるが、その両者の位相関係は、ジッタ等
が重畳した場合を考慮すると、常に一定ではなく変化
し、必ずしも書き込み同期信号の基準パルスの後に読み
出し同期信号の基準パルスが続くとは限らない。そこ
で、同期信号の位相関係が崩れた場合でも確実な読み出
しが可能なように、この発明のデータ書き込み及び読み
出し回路では、書き込みはデータシフト手段に順次行う
ようにしておき、仮にデータの読み出しの途中でシフト
動作が起こった場合であっても着実にポインタによって
適正なデータが読み出されるように制御され、読み出し
が続いた時でも重複した読み出しが回避される。

【００１２】

【実施例】つぎに、この発明による実施例の構成を図１
〜図４を参照して説明する。図１で、データ書き込み及
び読み出し回路７は、それぞれデータを取り扱う入力回
路１とデータシフト回路２とデータ読み出し回路３及び
出力回路６を備え、それぞれこれらを制御するための書
き込み読み出し制御回路２と読み出しポインタ制御回路
５を備えている。

【００１３】入力回路１は書き込み用データ（挿入用デ
ータ）Ｄｉｎと書き込み用クロックＷＣＫと書き込み用
同期信号ＷＳＳにより書き込み用データＤｉｎを順次シ
フトし、ｎビット毎にデータをラッチする。この入力回
路１の出力はｎビット毎のデータブロックとされる。

【００１４】データシフト回路３はｎビット毎のデータ
ブロックを書き込み用同期信号ＷＳＳに合わせ順次シフ
トしながらデータブロック単位でデータを格納する。こ
こで書き込み用同期信号ＷＳＳは、データブロックがｎ
ビット毎とすると、書き込み用クロックＷＣＫのｎクロ
ック毎に１回基準パルスが現れる信号とされる。この書
き込み用同期信号ＷＳＳの基準パルスのタイミングで各
データブロックがシフトされる。

【００１５】データ読み出し回路４は、読み出しポイン
タ制御回路５のポインタにより指定されたデータブロッ
クを読み出して出力回路６に出力する回路である。常
に、データシフト回路３の各データブロックがデータ読
み出し回路４に読み出されており、ポインタの指定によ
ってどのデータブロックでも読み出せる状態にある。

【００１６】出力回路６は、読み出されたデータブロッ
クをパラレル／シリアル変換して読み出し用クロックＲ
ＣＫのタイミングに応じて外部に出力する回路である。
読み出し用クロックＲＣＫは、書き込み用クロックＷＣ
Ｋよりも高速のクロックを選ぶことができ、より高速の
通信回線へのデータ挿入が可能となる。

【００１７】書き込み読み出し制御回路２は、書き込み
用同期信号ＷＳＳと読み出し用同期信号ＲＳＳにより、
データシフト回路３と読み出しポインタ制御回路５への
信号を作成する。書き込み用同期信号ＷＳＳと読み出し
用同期信号ＲＳＳは、同期した信号であるが、位相のず
れによって両者間のタイミングが重なった時には、両者
間の優先制御がなされ、両信号に基づく作動が確実に行
われる。

【００１８】読み出しポインタ制御回路５は、書き込み
読み出し制御回路２から書き込み用同期信号ＷＳＳを受
け取るとカウンタを１つアップカウントし、逆に書き込
み読み出し制御回路２から読み出し用同期信号ＲＳＳを
受け取ると、カウンタを１つダウンカウントする。書き
込み用同期信号ＷＳＳと読み出し用同期信号ＲＳＳの位
相が揃っている時、交互にアップカウントとダウンカウ
ントを繰り返すことになり、基準（０）を指定するポイ
ンタを中心をアップダウンを繰り返すことになる。その
カウンタの値にもとづいて、ポインタが決定され、決定
されたポインタに基づいてデータ読み出し回路４の読み
出されるデータブロックが決められる。

【００１９】もし、読み出し用同期信号ＲＳＳと書き込
み用同期信号ＷＳＳの位相関係が崩れ、連続して書き込
み用同期信号ＷＳＳが検出された場合でもデータは基準
＋αを指定するポインタを用いて読み出され、データシ
フト回路３内のシフト動作に追従し、データの抜けは発
生しない。逆に読み出し用同期信号ＲＳＳが連続して検
出された場合でもデータは基準−αを指定するポインタ
から読み出され、データの余剰読み出しは発生しない。

【００２０】次に、この発明による８ビットのデータ挿
入を行う場合の回路構成を図２を参照して説明する。入
力回路１として、Ｓ／Ｐ（シリアル／パラレル）変換回
路１１が用いられ、書き込み用データＤｉｎが入力す
る。入力した書き込み用データＤｉｎは書き込み用クロ
ックＷＣＫにより順次シフトされ、書き込み用同期信号
ＷＳＳのパルスのタイミングで８ビット毎にラッチさ
れ、８ビットのデータブロックにされる。

【００２１】データシフト回路３は５段の直列に接続さ
れた８ビットのラッチ回路３１〜３５を有し、これらの
間では８ビットのパラレル入出力が行われる。Ｓ／Ｐ変
換回路１１からのデータは、ラッチ回路３１に入力さ
れ、書き込み用同期信号ＷＳＳのパルスのタイミングで
順次、次段のラッチ回路に８ビットのデータブロック毎
送られる。最終段のラッチ回路３５では、読み出しポイ
ンタ設定回路５２からのポインタが当該ラッチ回路３５
を指定している時のみ出力がなされる。この５段のラッ
チ回路３１〜３５のうち、例えば真ん中のラッチ回路３
３が基準のラッチ回路に選択され、読み出しはそのラッ
チ回路３３を基準に展開するものとすることができる。

【００２２】データ読み出し回路４は、４つのバッファ
回路４１〜４４からなり、バッファ回路４１は初段のラ
ッチ回路３１の読み出し用に、バッファ回路４２は次段
のラッチ回路３２の読み出し用に、バッファ回路４３は
３段目のラッチ回路３３の読み出し用に、バッファ回路
４４は４段目のラッチ回路３４の読み出し用に、それぞ
れ使用される。これらバッファ回路４１〜４４とラッチ
回路３５は、読み出しポインタ設定回路５２から送出さ
れるポインタの指定によって、１つの回路が選択され、
その回路が出力回路６であるＰ／Ｓ（パラレル／シリア
ル）変換回路６１に、保持している８ビットのブロック
データを出力する。

【００２３】Ｐ／Ｓ変換回路６１は、受け取った８ビッ
トのデータブロックをシリアルデータに変換し、読み出
し用クロックＲＣＫに従って出力データＤｏｕｔを所望
の通信回線等に送る。読み出し用クロックＲＣＫは書き
込みクロックＷＣＫよりも高速のものでも良い。

【００２４】書き込み読み出し制御回路２は、書き込み
用同期信号検出回路２１と、読み出し用同期信号検出回
路２２と、位相調整回路２３とからなる。書き込み用同
期信号検出回路２１と読み出し用同期信号検出回路２２
は、それぞれ書き込み用同期信号ＷＳＳと読み出し用同
期信号ＲＳＳを検出し、検出した信号を位相調整回路２
３に送る。位相調整回路２３では、書き込み用同期信号
ＷＳＳと読み出し用同期信号ＲＳＳのパルスがタイミン
グが一致した時に、調停動作を行う調停回路であって、
例えば読み出し側のパルスを優先させて、次いで書き込
み側のパルスを送出するように制御する。これら位相調
整後の書き込み用同期信号ＷＳＳと読み出し用同期信号
ＲＳＳは共にアップダウンカウンタ５１に送られると共
に、書き込み用同期信号ＷＳＳはラッチ回路３１〜３５
にも供給され、読み出し用同期信号ＲＳＳはＰ／Ｓ変換
回路６１にも供給される。

【００２５】アップダウンカウンタ５１は、位相調整後
の書き込み用同期信号ＷＳＳのパルスの入力により１ビ
ットのアップカウントを行い、同じく読み出し用同期信
号ＲＳＳのパルスの入力により１ビットのダウンカウン
トを行う。その結果が読み出しポインタ設定回路５２に
送出される。この読み出しポインタ設定回路５２では、
アップダウンカウンタ５１のカウント値に従ってポイン
タが設定され、このポインタによってバッファ回路４１
〜４４もしくはラッチ回路３５のうちの１つを指定す
る。

【００２６】次に、図２の回路の動作を、図４を参照し
て説明する。位相調整回路２３による位相調整後の書き
込み用同期信号ＷＳＳのパルスのタイミングで、ラッチ
回路３１〜３５にラッチされているデータがシフトさ
れ、図４ｅに示すように、この信号によってアップダウ
ンカウンタ５１の例えば初期値７から値８にアップカウ
ントされる。その結果、ポインタの指定が、例えば基準
のバッファ回路４３を指定していたものがバッファ回路
４４の指定に代わって、その読み出しが続いている場合
でもデータのシフトに追従したものとなる。

【００２７】次に、読み出し用同期信号ＲＳＳのパルス
が検出されると、アップダウンカウンタ５１のカウント
値が８から７にダウンカウントされ、同じデータを複数
回読まないように、新たに入力したデータブロック側に
ポインタの指定をずらす。このポインタの指定によって
再び基準のバッファ回路４３が読み出しのバッファに選
定され、読み出し用同期信号ＲＳＳのパルスによって、
Ｐ／Ｓ変換回路６１への読み出しが開始する。

【００２８】通常、書き込み用同期信号ＷＳＳと読み出
し用同期信号ＲＳＳは交互に入力されるため、アップダ
ウンカウンタ５１のカウント値はカウンタに設定された
初期値に対して＋１、もしくは−１の範囲でアップカウ
ントとダウンカウントを繰り返し行う事となる。もし、
位相のずれによって書き込み用同期信号ＷＳＳが２度連
続して検出された場合、アップダウンカウンタ５１も２
度連続してアップカウントを行い、読み出し用にはバッ
ファ回路４４（及びラッチ回路３５）が使用される。逆
に読み出し用同期信号ＲＳＳが２度連続して検出された
場合、アップダウンカウンタ５１も２度連続してダウン
カウントを行い、そのカウント値が６まで下がって読み
出し用にはバッファ回路４２が使用される。このように
書き込み／読み出し信号の状態に応じてデータ読み出し
用のバッファを変更する事により、本実施例のデータ書
き込み及び読み出し回路は、一種のエラスティックメモ
リを構成し、データ挿入を実現する。

【００２９】図３はデータの挿入動作を行う場合の両方
の通信回線の信号形式を示す図である。この図は６４Ｋ
ｂ／ｓのデータを２０４８Ｋｂ／ｓフレームの第３チャ
ンネルに挿入する場合を示している。このように２０４
８Ｋｂ／ｓフレームの第３チャンネルにデータを挿入す
るのであれば、読み出し用クロックＲＣＫをＣＨ３位置
のみのクロックにすることにより、確実に異なる速度の
通信回線への挿入が実行される。なお、６４Ｋｂ／ｓの
データでは、書き込み用同期信号ＷＳＳ及び読み出し用
同期信号ＲＳＳは８ｋＨｚの周波数を有する信号とな
る。

【００３０】

【発明の効果】この発明によれば、専用ＩＣを使用する
事なくデータの書き込みおよび読み出しをすることがで
き、この回路を種々の製品の一部に用いることで、その
製品のコストを下げることができる。また、特に、異な
る通信回線へのデータ挿入を容易に行うことができ、デ
ータの脱落や重複も発生しない。

【図面の簡単な説明】

【図１】この発明によるデータ書き込みおよび読み出し
回路の構成図である。

【図２】この発明の実施例の構成図である。

【図３】データ挿入の例を示す２つの通信回線のデータ
形式の一例のフォーマットを示す図である。

【図４】図３の回路の動作を説明するための波形図であ
る。

【図５】従来のデータ挿入に使用されるエラスティクメ
モリを示す図である。

【符号の説明】

１ 入力回路 ２ 書き込み読み出し制御回路 ３ データシフト回路 ４ データ読み出し回路 ５ 読み出しポインタ制御回路 ６ 出力回路 １１ Ｓ／Ｐ変換回路 ２３ 位相調整回路 ３１〜３５ ラッチ回路 ４１〜４４ バッファ回路 ５１ アップダウンカウンタ ５２ 読み出しポインタ設定回路 ６１ Ｐ／Ｓ変換回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 互いに同期した書き込み同期信号と読み
   出し同期信号を用いて、データを書き込んだ後に該デー
   タを読み出すデータ書き込みおよび読み出し回路におい
   て、 入力データをブロックデータとして送出する入力手段
   (1) と、 前記書き込み同期信号により前記ブロックデータを順次
   シフトしながら格納するデータシフト手段(3) と、 前記書き込み同期信号と前記読み出し同期信号の位相関
   係に応じたポインタ信号を出力するポインタ制御手段
   (2),(5) と、 前記ポインタ信号によって指定されたデータシフト手段
   内のブロックデータを読み出すデータ読み出し手段(4)
   と、 データ読み出し手段で読み出されたブロックデータを出
   力する出力手段(6) を備えることを特徴とするデータ書
   き込みおよび読み出し回路。
2. 【請求項２】 請求項１記載のデータ書き込みおよび読
   み出し回路であって、前記データ読み出し手段はシフト
   数に応じたバッファメモリを備え、そのバッファメモリ
   がポインタ信号によって指定されることを特徴とするデ
   ータ書き込みおよび読み出し回路。