JPH08149117A - 位相検出回路 - Google Patents
位相検出回路Info
- Publication number
- JPH08149117A JPH08149117A JP6283489A JP28348994A JPH08149117A JP H08149117 A JPH08149117 A JP H08149117A JP 6283489 A JP6283489 A JP 6283489A JP 28348994 A JP28348994 A JP 28348994A JP H08149117 A JPH08149117 A JP H08149117A
- Authority
- JP
- Japan
- Prior art keywords
- gray
- frequency
- phase
- input wave
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 位相の検出をディジタル的に行う場合に、ノ
イズによる誤動作の不安定な状態をなくし、検出精度を
高くした場合の回路の増加を抑えることが容易に実現で
きる位相検出回路を提供する。 【構成】 入力波ＦＩＮの２N 倍の周波数のクロックＣ
ＬＫを周波数発生器１により発生し、このクロックＣＬ
Ｋをブレイコードカウンタ２により２N 分周し、この２
N 分周した信号Ｑ１〜ＱＮをレジスタ３に入力して入力
波ＦＩＮの立ち上りエッジによりサンプルし、その出力
をグレイ−バイナリ変換器４によりグレイ−バイナリ変
換することで位相検出する。
イズによる誤動作の不安定な状態をなくし、検出精度を
高くした場合の回路の増加を抑えることが容易に実現で
きる位相検出回路を提供する。 【構成】 入力波ＦＩＮの２N 倍の周波数のクロックＣ
ＬＫを周波数発生器１により発生し、このクロックＣＬ
Ｋをブレイコードカウンタ２により２N 分周し、この２
N 分周した信号Ｑ１〜ＱＮをレジスタ３に入力して入力
波ＦＩＮの立ち上りエッジによりサンプルし、その出力
をグレイ−バイナリ変換器４によりグレイ−バイナリ変
換することで位相検出する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号の位相を検出
し、ディジタルのデータとして出力する位相検出回路に
関する。
し、ディジタルのデータとして出力する位相検出回路に
関する。
【０００２】
【従来の技術】図５は従来回路の１例の構成を示すブロ
ック図である。この従来例は、入力波ＦＩＮの２Ｎ倍の
一定周波数のクロックＣＬＫを発生させる周波数発生器
８と、周波数発生器８のクロックを２Ｎ分周するジョン
ソンカウンタ９と、ジョンソンカウンタ９の２Ｎの状態
を入力波ＦＩＮの立ち上がりエッジでサンプルするレジ
スタ１０と、レジスタ１０の出力を１６進データに変換
するプライオリティエンコーダ１１とより構成されてい
る。
ック図である。この従来例は、入力波ＦＩＮの２Ｎ倍の
一定周波数のクロックＣＬＫを発生させる周波数発生器
８と、周波数発生器８のクロックを２Ｎ分周するジョン
ソンカウンタ９と、ジョンソンカウンタ９の２Ｎの状態
を入力波ＦＩＮの立ち上がりエッジでサンプルするレジ
スタ１０と、レジスタ１０の出力を１６進データに変換
するプライオリティエンコーダ１１とより構成されてい
る。
【０００３】Ｎを４とした場合について図６を用いてそ
の動作を説明する。ジョンソンカウンタ９は入力波ＦＩ
Ｎと周波数の同じ１クロックずつ位相の異なる４通りの
信号Ｑ１〜Ｑ４を生成している。この出力を入力波ＦＩ
Ｎの立ち上りエッジでレジスタ１０によりサンプリング
することによって位相情報を数値化する。信号Ｑ４とＱ
１の間に入力波ＦＩＮの立ち上りがある場合の位相を
“０”として、プライオリティエンコーダ１１により入
力波の位相“２”が得られる。入力波ＦＩＮの立ち上り
とジョンソンカウンタ９の変化点の位相が一致した場
合、一致した信号のサンプル値は不定になるが、前後の
信号は安定してサンプルされているので、±１クロック
の誤差で位相を検出することができる。
の動作を説明する。ジョンソンカウンタ９は入力波ＦＩ
Ｎと周波数の同じ１クロックずつ位相の異なる４通りの
信号Ｑ１〜Ｑ４を生成している。この出力を入力波ＦＩ
Ｎの立ち上りエッジでレジスタ１０によりサンプリング
することによって位相情報を数値化する。信号Ｑ４とＱ
１の間に入力波ＦＩＮの立ち上りがある場合の位相を
“０”として、プライオリティエンコーダ１１により入
力波の位相“２”が得られる。入力波ＦＩＮの立ち上り
とジョンソンカウンタ９の変化点の位相が一致した場
合、一致した信号のサンプル値は不定になるが、前後の
信号は安定してサンプルされているので、±１クロック
の誤差で位相を検出することができる。
【０００４】
【発明が解決しようとする課題】上記従来例にあって
は、ジョンソンカウンタ９がＮビットで表現できる２N
の状態のうち２Ｎの状態しか使用しないため、分周比が
２倍になった場合に回路も２倍にしなければならない。
また、放射線や強い電磁波等により一度誤動作を起こし
た場合、ノイズ対策がなされていたとしても正常な状態
に復旧するまでには数クロックの遅れがあり、その間の
位相は安定しない。また、分周比Ｎの増加によりレジス
タ１０やプライオリティエンコーダ１１のビット数も比
例して増加するので回路は複雑になる。このように、ジ
ョンソンカウンタ９を使用した従来の位相検出回路で
は、その使用できる精度に限界があるという課題があ
る。
は、ジョンソンカウンタ９がＮビットで表現できる２N
の状態のうち２Ｎの状態しか使用しないため、分周比が
２倍になった場合に回路も２倍にしなければならない。
また、放射線や強い電磁波等により一度誤動作を起こし
た場合、ノイズ対策がなされていたとしても正常な状態
に復旧するまでには数クロックの遅れがあり、その間の
位相は安定しない。また、分周比Ｎの増加によりレジス
タ１０やプライオリティエンコーダ１１のビット数も比
例して増加するので回路は複雑になる。このように、ジ
ョンソンカウンタ９を使用した従来の位相検出回路で
は、その使用できる精度に限界があるという課題があ
る。
【０００５】
【課題を解決するための手段】本発明回路は、上記の課
題を解決するため、図１に示すように入力波の２N 倍の
周波数のクロックＣＬＫを発生する周波数発生器１と、
周波数発生器１のクロックＣＬＫを２N 分周するグレイ
コードカウンタ２と、グレイコードカウンタ２の出力を
入力波ＦＩＮの立ち上りエッジでサンプルするレジスタ
３と、レジスタ３の出力をグレイ−バイナリ変換するグ
レイ−バイナリ変換器４とによって構成されることを特
徴とする。
題を解決するため、図１に示すように入力波の２N 倍の
周波数のクロックＣＬＫを発生する周波数発生器１と、
周波数発生器１のクロックＣＬＫを２N 分周するグレイ
コードカウンタ２と、グレイコードカウンタ２の出力を
入力波ＦＩＮの立ち上りエッジでサンプルするレジスタ
３と、レジスタ３の出力をグレイ−バイナリ変換するグ
レイ−バイナリ変換器４とによって構成されることを特
徴とする。
【０００６】
【作 用】入力波ＦＩＮの２N 倍の周波数のクロックＣ
ＬＫを周波数発生器１により発生し、このクロックＣＬ
Ｋをブレイコードカウンタ２により２N 分周し、この２
N分周した信号Ｑ１〜ＱＮをレジスタ３に入力して入力
波ＦＩＮの立ち上りエッジによりサンプルし、その出力
をグレイ−バイナリ変換器４によりグレイ−バイナリ変
換することで位相検出する。
ＬＫを周波数発生器１により発生し、このクロックＣＬ
Ｋをブレイコードカウンタ２により２N 分周し、この２
N分周した信号Ｑ１〜ＱＮをレジスタ３に入力して入力
波ＦＩＮの立ち上りエッジによりサンプルし、その出力
をグレイ−バイナリ変換器４によりグレイ−バイナリ変
換することで位相検出する。
【０００７】
【実施例】図１は本発明回路の１実施例の構成を示すブ
ロック図である。本実施例は、入力波ＦＩＮの２N 倍の
一定周波数のクロックＣＬＫを発生する周波数発生器１
と、周波数発生器１のクロックＣＬＫを２N 分周するグ
レイコードカウンタ２と、グレイコードカウンタ２の出
力を入力波ＦＩＮの立ち上りでサンプルするレジスタ３
と、レジスタ３の出力をグレイ−バイナリ変換するグレ
イ−バイナリ変換器４とより構成されている。
ロック図である。本実施例は、入力波ＦＩＮの２N 倍の
一定周波数のクロックＣＬＫを発生する周波数発生器１
と、周波数発生器１のクロックＣＬＫを２N 分周するグ
レイコードカウンタ２と、グレイコードカウンタ２の出
力を入力波ＦＩＮの立ち上りでサンプルするレジスタ３
と、レジスタ３の出力をグレイ−バイナリ変換するグレ
イ−バイナリ変換器４とより構成されている。
【０００８】図２は図１に示す本実施例のＮ＝４とした
ときの動作説明用タイミングチャートで、ＣＬＫは周波
数発生器１の出力、Ｑ１〜Ｑ４はグレイコードカウンタ
２の出力、ＦＩＮは入力波、ＦＱ１〜ＦＱ４はレジスタ
の出力、ＤＡＴＡはグレイ−バイナリ変換器４の出力
（１６進）である。以下、本実施例の動作を図２により
説明する。入力波ＦＩＮの２N 倍の周波数のクロックＣ
ＬＫを周波数発生器１により発生し、このクロックＣＬ
Ｋをグレイコードカウンタ２により２N 分周し、この２
N 分周した信号Ｑ１〜ＱＮをレジスタ３に入力して入力
波ＦＩＮの立ち上りエッジによりサンプルし、その出力
をグレイ−バイナリ変換器４によりグレイ−バイナリ変
換することで位相検出する。
ときの動作説明用タイミングチャートで、ＣＬＫは周波
数発生器１の出力、Ｑ１〜Ｑ４はグレイコードカウンタ
２の出力、ＦＩＮは入力波、ＦＱ１〜ＦＱ４はレジスタ
の出力、ＤＡＴＡはグレイ−バイナリ変換器４の出力
（１６進）である。以下、本実施例の動作を図２により
説明する。入力波ＦＩＮの２N 倍の周波数のクロックＣ
ＬＫを周波数発生器１により発生し、このクロックＣＬ
Ｋをグレイコードカウンタ２により２N 分周し、この２
N 分周した信号Ｑ１〜ＱＮをレジスタ３に入力して入力
波ＦＩＮの立ち上りエッジによりサンプルし、その出力
をグレイ−バイナリ変換器４によりグレイ−バイナリ変
換することで位相検出する。
【０００９】図２において、１サイクルを２N ＝１６分
割としたグレイコードカウンタ２の出力Ｑ１〜Ｑ４は１
クロック毎に１箇所の出力しか変化しない。この出力を
入力波ＦＩＮの立ち上りエッジでサンプルしたレジスタ
３の出力ＦＱ１〜ＦＱ４は、Ａ点のようにＱ１〜Ｑ４の
変化点と重なった場合にも出力不定となるのは１箇所だ
けであるので、ＦＱ１〜ＦＱ４をグレイ−バイナリ変換
後の位相誤差は従来技術と同じ±１クロックである。グ
レイコードカウンタ２はＮビットで表示できる全ての状
態が出力されるので、例え誤動作が発生しても位相の状
態は１つだけである。また、分周比が２倍になった場合
でも１ビット分の回路追加のみである。
割としたグレイコードカウンタ２の出力Ｑ１〜Ｑ４は１
クロック毎に１箇所の出力しか変化しない。この出力を
入力波ＦＩＮの立ち上りエッジでサンプルしたレジスタ
３の出力ＦＱ１〜ＦＱ４は、Ａ点のようにＱ１〜Ｑ４の
変化点と重なった場合にも出力不定となるのは１箇所だ
けであるので、ＦＱ１〜ＦＱ４をグレイ−バイナリ変換
後の位相誤差は従来技術と同じ±１クロックである。グ
レイコードカウンタ２はＮビットで表示できる全ての状
態が出力されるので、例え誤動作が発生しても位相の状
態は１つだけである。また、分周比が２倍になった場合
でも１ビット分の回路追加のみである。
【００１０】図３は本発明におけるグレイコードカウン
タの１例の構成を示す説明図である。図３のグレイコー
ドカウンタは、４ビットバイナリカウンタ５と、Exclus
ive−ＯＲゲート１２によるバイナリ−グレイ変換回路
６と、バイナリ−グレイ変換回路６の出力のスタティッ
ク・ハザードを取除くための４ビットレジスタ７で構成
される。その他の方法としては、ＰＬＤ（Programmable
Logic Device)で作成したり、ゲート回路により直接作
成する方法もある。バイナリ−グレイ変換回路６は、図
４に示す様に Exclusive−ＯＲゲート１２のみで容易に
作成可能である。
タの１例の構成を示す説明図である。図３のグレイコー
ドカウンタは、４ビットバイナリカウンタ５と、Exclus
ive−ＯＲゲート１２によるバイナリ−グレイ変換回路
６と、バイナリ−グレイ変換回路６の出力のスタティッ
ク・ハザードを取除くための４ビットレジスタ７で構成
される。その他の方法としては、ＰＬＤ（Programmable
Logic Device)で作成したり、ゲート回路により直接作
成する方法もある。バイナリ−グレイ変換回路６は、図
４に示す様に Exclusive−ＯＲゲート１２のみで容易に
作成可能である。
【００１１】
【発明の効果】以上の説明より理解されるように本発明
によれば、位相の検出をディジタル的に行う場合に、ノ
イズによる誤動作の不安定な状態をなくし、検出精度を
高くした場合の回路の増加を抑えることが容易に実現で
きる。
によれば、位相の検出をディジタル的に行う場合に、ノ
イズによる誤動作の不安定な状態をなくし、検出精度を
高くした場合の回路の増加を抑えることが容易に実現で
きる。
【図１】本発明回路の１実施例の構成を示すブロック図
である。
である。
【図２】図１に示す本実施例のＮ＝４としたときの動作
説明用タイミングチャートである。
説明用タイミングチャートである。
【図３】本発明におけるグレイコードカウンタの１例の
構成を示す説明図である。
構成を示す説明図である。
【図４】図３中のバイナリ−グレイ変換回路の構成例を
示す説明図である。
示す説明図である。
【図５】従来回路の１例の構成を示すブロック図であ
る。
る。
【図６】図５の従来例の動作説明用タイミングチャート
である。
である。
１ 周波数発生器 ２ グレイコードカウンタ ３ レジスタ ４ グレイ−バイナリ（コード）変換器 ５ ４ビットバイナリカウンタ ６ バイナリ−グレイ変換回路 ７ ４ビットレジスタ ８ 周波数発生器 ９ ジョンソンカウンタ １０ レジスタ １１ プライオリティエンコーダ １２ Exclusive−ＯＲゲート
Claims (1)
- 【請求項１】 入力波の２N 倍の周波数のクロックＣＬ
Ｋを発生する周波数発生器と、周波数発生器のクロック
ＣＬＫを２N 分周するグレイコードカウンタと、グレイ
コードカウンタの出力を入力波ＦＩＮの立ち上りエッジ
でサンプルするレジスタと、レジスタの出力をグレイ−
バイナリ変換するグレイ−バイナリ変換器とによって構
成されることを特徴とする位相検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283489A JPH08149117A (ja) | 1994-11-17 | 1994-11-17 | 位相検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283489A JPH08149117A (ja) | 1994-11-17 | 1994-11-17 | 位相検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08149117A true JPH08149117A (ja) | 1996-06-07 |
Family
ID=17666221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6283489A Pending JPH08149117A (ja) | 1994-11-17 | 1994-11-17 | 位相検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08149117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011523216A (ja) * | 2008-06-09 | 2011-08-04 | インターシル アメリカズ インク | ハイブリッドレーザーダイオードドライバ |
-
1994
- 1994-11-17 JP JP6283489A patent/JPH08149117A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011523216A (ja) * | 2008-06-09 | 2011-08-04 | インターシル アメリカズ インク | ハイブリッドレーザーダイオードドライバ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |