JPH08160169A - 時刻測定回路 - Google Patents
時刻測定回路Info
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- JPH08160169A JPH08160169A JP6329353A JP32935394A JPH08160169A JP H08160169 A JPH08160169 A JP H08160169A JP 6329353 A JP6329353 A JP 6329353A JP 32935394 A JP32935394 A JP 32935394A JP H08160169 A JPH08160169 A JP H08160169A
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Abstract
(57)【要約】
【目的】 被測定信号の入力時刻を、高分解能で、より
小さい誤差で測定する。 【構成】 基準クロック１０により計数するカウンタ１
１と、基準クロック１０に同期したサイン波を発生する
サイン波発生器１３と、サイン波発生器１３の出力を所
定の位相だけずらす複数の位相遅延器を含む位相遅延部
１４と、各位相遅延器の出力をデジタル・データに変換
する複数のＡ／Ｄ変換器を含むＡ／Ｄ変換部１５と、各
Ａ／Ｄ変換器の出力データの極性を変換するデータ変換
器１６と、データ変換器１６の各出力データを加算する
加算器Ａ１７と、加算器Ａ１７の出力データをスケーリ
ングする定数乗算器１８と、各Ａ／Ｄ変換器の出力符号
ビットを処理する符号ビット処理器１９と、カウンタ１
１の出力、符号ビット処理器１９の出力及び定数乗算器
１８の出力を加算する加算器Ｂ２０と、加算器Ｂ２０の
出力データを被測定信号のタイミングで抽出するラッチ
回路１２とで構成される。
小さい誤差で測定する。 【構成】 基準クロック１０により計数するカウンタ１
１と、基準クロック１０に同期したサイン波を発生する
サイン波発生器１３と、サイン波発生器１３の出力を所
定の位相だけずらす複数の位相遅延器を含む位相遅延部
１４と、各位相遅延器の出力をデジタル・データに変換
する複数のＡ／Ｄ変換器を含むＡ／Ｄ変換部１５と、各
Ａ／Ｄ変換器の出力データの極性を変換するデータ変換
器１６と、データ変換器１６の各出力データを加算する
加算器Ａ１７と、加算器Ａ１７の出力データをスケーリ
ングする定数乗算器１８と、各Ａ／Ｄ変換器の出力符号
ビットを処理する符号ビット処理器１９と、カウンタ１
１の出力、符号ビット処理器１９の出力及び定数乗算器
１８の出力を加算する加算器Ｂ２０と、加算器Ｂ２０の
出力データを被測定信号のタイミングで抽出するラッチ
回路１２とで構成される。
Description
【０００１】
【産業上の利用分野】本発明は、被測定信号の測定開始
を基準とした入力時刻を、高分解能で、より小さい誤差
で測定する時刻測定回路に関するものである。
を基準とした入力時刻を、高分解能で、より小さい誤差
で測定する時刻測定回路に関するものである。
【０００２】
【従来の技術】図１２（ａ）に従来の被測定信号の時刻
を測定するための回路ブロックを示す。この回路は、基
準クロック１０により計数されるカウンタ１１と、カウ
ンタ１１の出力を被測定信号に同期して取り込むラッチ
回路１２により構成される。図１２（ｂ）に従来の回路
におけるタイミング図を示す。基準クロック１０の周期
をＴとし、カウンタ１１を測定開始を基準としてカウン
トし、ｎ、ｎ＋１、ｎ＋２・・・とカウントする。従っ
て、被測定信号の時刻ｔ１、ｔ２、ｔ３、・・・は、既
知の基準クロック１０の周期Ｔと被測定信号のタイミン
グでラッチ回路１２にラッチされたカウンタ１１の出力
値より求められる。図１２（ｂ）の例において、その被
測定信号の時刻は、ｔ１＝Ｔ×ｎ、ｔ２＝Ｔ×（ｎ＋
２）、ｔ３＝Ｔ×（ｎ＋６）・・・となる。
を測定するための回路ブロックを示す。この回路は、基
準クロック１０により計数されるカウンタ１１と、カウ
ンタ１１の出力を被測定信号に同期して取り込むラッチ
回路１２により構成される。図１２（ｂ）に従来の回路
におけるタイミング図を示す。基準クロック１０の周期
をＴとし、カウンタ１１を測定開始を基準としてカウン
トし、ｎ、ｎ＋１、ｎ＋２・・・とカウントする。従っ
て、被測定信号の時刻ｔ１、ｔ２、ｔ３、・・・は、既
知の基準クロック１０の周期Ｔと被測定信号のタイミン
グでラッチ回路１２にラッチされたカウンタ１１の出力
値より求められる。図１２（ｂ）の例において、その被
測定信号の時刻は、ｔ１＝Ｔ×ｎ、ｔ２＝Ｔ×（ｎ＋
２）、ｔ３＝Ｔ×（ｎ＋６）・・・となる。
【０００３】
【発明が解決しようとする課題】従来の回路において、
被測定信号の間隔が基準クロック１０の周期Ｔよりも短
い場合、２つの測定結果が同じ値になる場合が生じる。
例えば、図１２（ｂ）における被測定信号の時刻ｔ５と
ｔ６は、共にＴ×（ｎ＋９）である。つまり、測定分解
能が基準クロック周期Ｔとなる。図１２に示した従来の
時刻測定回路では、図１３のように、入力される被測定
信号の時刻に対し、測定結果は、基準クロック周期Ｔ毎
の階段状の値になる。本発明は、被測定信号の入力時刻
を、高分解能で、より小さい誤差で測定する時刻測定回
路を実現することを目的とする。
被測定信号の間隔が基準クロック１０の周期Ｔよりも短
い場合、２つの測定結果が同じ値になる場合が生じる。
例えば、図１２（ｂ）における被測定信号の時刻ｔ５と
ｔ６は、共にＴ×（ｎ＋９）である。つまり、測定分解
能が基準クロック周期Ｔとなる。図１２に示した従来の
時刻測定回路では、図１３のように、入力される被測定
信号の時刻に対し、測定結果は、基準クロック周期Ｔ毎
の階段状の値になる。本発明は、被測定信号の入力時刻
を、高分解能で、より小さい誤差で測定する時刻測定回
路を実現することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の時刻測定回路においては、基準クロック１
０により計数するカウンタ１１と、基準クロック１０に
同期したサイン波を発生するサイン波発生器１３を設け
る。そして、サイン波発生器１３の出力を所定の位相だ
けずらすための複数の位相遅延器を含む位相遅延部１４
を設ける。また、各位相遅延器の出力をそれぞれデジタ
ル・データに変換するための複数のＡ／Ｄ変換器を含む
Ａ／Ｄ変換部１５を設け、各Ａ／Ｄ変換器の出力データ
をそれぞれ処理し、極性を変換するデータ変換器１６を
設ける。データ変換器１６の各出力データを加算する加
算器Ａ１７を設け、加算器Ａ１７の出力データをスケー
リングするための定数乗算器１８と、各Ａ／Ｄ変換器の
出力符号ビットを処理する符号ビット処理器１９を設け
る。そして、カウンタ１１の出力、符号ビット処理器１
９の出力及び定数乗算器１８の出力を加算する加算器Ｂ
２０を設け、加算器Ｂ２０の出力データを被測定信号の
タイミングで抽出するラッチ回路１２を設ける。なお、
Ａ／Ｄ変換器の数を奇数にした場合には、それぞれのＡ
／Ｄ変換器についてデータ変換用の０クロス検出器が必
要となる。
に、本発明の時刻測定回路においては、基準クロック１
０により計数するカウンタ１１と、基準クロック１０に
同期したサイン波を発生するサイン波発生器１３を設け
る。そして、サイン波発生器１３の出力を所定の位相だ
けずらすための複数の位相遅延器を含む位相遅延部１４
を設ける。また、各位相遅延器の出力をそれぞれデジタ
ル・データに変換するための複数のＡ／Ｄ変換器を含む
Ａ／Ｄ変換部１５を設け、各Ａ／Ｄ変換器の出力データ
をそれぞれ処理し、極性を変換するデータ変換器１６を
設ける。データ変換器１６の各出力データを加算する加
算器Ａ１７を設け、加算器Ａ１７の出力データをスケー
リングするための定数乗算器１８と、各Ａ／Ｄ変換器の
出力符号ビットを処理する符号ビット処理器１９を設け
る。そして、カウンタ１１の出力、符号ビット処理器１
９の出力及び定数乗算器１８の出力を加算する加算器Ｂ
２０を設け、加算器Ｂ２０の出力データを被測定信号の
タイミングで抽出するラッチ回路１２を設ける。なお、
Ａ／Ｄ変換器の数を奇数にした場合には、それぞれのＡ
／Ｄ変換器についてデータ変換用の０クロス検出器が必
要となる。
【０００５】
【作用】上記のように構成された時刻測定回路において
は、カウンタ１１の出力が、符号ビット処理器の出力及
び定数乗算器の出力によって補間され、基準クロック周
期Ｔ以下の周期の時刻測定分解能と、より小さい誤差で
の測定を実現できる。
は、カウンタ１１の出力が、符号ビット処理器の出力及
び定数乗算器の出力によって補間され、基準クロック周
期Ｔ以下の周期の時刻測定分解能と、より小さい誤差で
の測定を実現できる。
【０００６】
（実施例１）従来の時刻測定回路では、図１３のよう
に、入力される被測定信号の時刻に対し、測定結果は、
基準クロック周期Ｔ毎の階段状の値になる。本発明は、
階段状の値になる測定結果を、図２に示すように、でき
るだけ直線的になるようにしようとする時刻測定回路で
ある。図１に、本発明の基本的な回路ブロックの例を示
す。この時刻測定回路は、基準クロック１０により計数
するカウンタ１１と、基準クロック１０に同期したサイ
ン（Sine）波を発生するサイン波発生器１３と、サイン
波発生器１３の出力を所定の位相だけずらすための複数
の位相遅延器を含む位相遅延部１４と、各位相遅延器の
出力をそれぞれデジタル・データに変換するための複数
のＡ／Ｄ変換器を含むＡ／Ｄ変換部１５と、各Ａ／Ｄ変
換器の出力データをそれぞれ処理し、極性を変換するデ
ータ変換器１６と、データ変換器１６の各出力データを
加算する加算器Ａ１７と、加算器Ａ１７の出力データを
スケーリングするための定数乗算器１８と、各Ａ／Ｄ変
換器の出力符号ビットを処理する論理回路で構成される
符号ビット処理器１９と、カウンタ１１の出力、符号ビ
ット処理器１９の出力及び定数乗算器１８の出力を加算
する加算器Ｂ２０と、加算器Ｂ２０の出力データを被測
定信号のタイミングで抽出するラッチ回路１２とで構成
される。
に、入力される被測定信号の時刻に対し、測定結果は、
基準クロック周期Ｔ毎の階段状の値になる。本発明は、
階段状の値になる測定結果を、図２に示すように、でき
るだけ直線的になるようにしようとする時刻測定回路で
ある。図１に、本発明の基本的な回路ブロックの例を示
す。この時刻測定回路は、基準クロック１０により計数
するカウンタ１１と、基準クロック１０に同期したサイ
ン（Sine）波を発生するサイン波発生器１３と、サイン
波発生器１３の出力を所定の位相だけずらすための複数
の位相遅延器を含む位相遅延部１４と、各位相遅延器の
出力をそれぞれデジタル・データに変換するための複数
のＡ／Ｄ変換器を含むＡ／Ｄ変換部１５と、各Ａ／Ｄ変
換器の出力データをそれぞれ処理し、極性を変換するデ
ータ変換器１６と、データ変換器１６の各出力データを
加算する加算器Ａ１７と、加算器Ａ１７の出力データを
スケーリングするための定数乗算器１８と、各Ａ／Ｄ変
換器の出力符号ビットを処理する論理回路で構成される
符号ビット処理器１９と、カウンタ１１の出力、符号ビ
ット処理器１９の出力及び定数乗算器１８の出力を加算
する加算器Ｂ２０と、加算器Ｂ２０の出力データを被測
定信号のタイミングで抽出するラッチ回路１２とで構成
される。
【０００７】この回路により、カウンタ１１の出力は、
符号ビット処理器１９の出力及び定数乗算器１８の出力
によって補間され、この時刻測定回路は、基準クロック
周期Ｔ以下の周期の時刻測定分解能を得ることができ
る。
符号ビット処理器１９の出力及び定数乗算器１８の出力
によって補間され、この時刻測定回路は、基準クロック
周期Ｔ以下の周期の時刻測定分解能を得ることができ
る。
【０００８】（実施例２）図１の基本回路での説明は困
難であるため、Ａ／Ｄ変換器を１個使用した一例につい
て説明する。図３にその回路ブロック図を示す。この時
刻測定回路は、基準クロック１０により計数するカウン
タ１１と、基準クロック１０に同期したサイン波を発生
するサイン波発生器１３と、サイン波発生器１３の出力
を所定の位相だけずらすための２個の位相遅延器を含む
位相遅延部２４と、位相遅延器１の出力をデジタル・デ
ータに変換するＡ／Ｄ変換器１で構成されるＡ／Ｄ変換
部２５と、位相遅延器２の出力より０クロス波形を発生
する０クロス検出器２２と、Ａ／Ｄ変換器１及び０クロ
ス検出器２２の出力データをそれぞれ処理し、極性を変
換するデータ変換器２６と、データ変換器２６の出力デ
ータをスケーリングするための定数乗算器２８と、０ク
ロス検出器２２の出力符号ビットを処理する論理回路で
構成される符号ビット処理器２９と、カウンタ１１の出
力、符号ビット処理器２９の出力及び定数乗算器２８の
出力を加算する加算器２１と、加算器２１の出力データ
を被測定信号のタイミングで抽出するラッチ回路１２と
で構成される。
難であるため、Ａ／Ｄ変換器を１個使用した一例につい
て説明する。図３にその回路ブロック図を示す。この時
刻測定回路は、基準クロック１０により計数するカウン
タ１１と、基準クロック１０に同期したサイン波を発生
するサイン波発生器１３と、サイン波発生器１３の出力
を所定の位相だけずらすための２個の位相遅延器を含む
位相遅延部２４と、位相遅延器１の出力をデジタル・デ
ータに変換するＡ／Ｄ変換器１で構成されるＡ／Ｄ変換
部２５と、位相遅延器２の出力より０クロス波形を発生
する０クロス検出器２２と、Ａ／Ｄ変換器１及び０クロ
ス検出器２２の出力データをそれぞれ処理し、極性を変
換するデータ変換器２６と、データ変換器２６の出力デ
ータをスケーリングするための定数乗算器２８と、０ク
ロス検出器２２の出力符号ビットを処理する論理回路で
構成される符号ビット処理器２９と、カウンタ１１の出
力、符号ビット処理器２９の出力及び定数乗算器２８の
出力を加算する加算器２１と、加算器２１の出力データ
を被測定信号のタイミングで抽出するラッチ回路１２と
で構成される。
【０００９】図４にタイミング図を示す。まず、基準ク
ロック１０の出力１０１に同期したサイン波をサイン波
発生器１３で発生する。そして、そのサイン波を位相遅
延器１及び位相遅延器２に入力し、位相遅延器１及び位
相遅延器２の出力として９０度位相のずれた２つのサイ
ン波２４１及び２４２を得る。位相遅延器２から出力さ
れるサイン波２４２は、基準クロックの立ち上がり及び
立ち下がりで０クロスするように設定される。位相遅延
器１の出力２４１をＡ／Ｄ変換器１に入力しデジタル化
したサイン波２５１を得る。図４の例の場合、単調減少
する、サイン波２５１の基準クロック１０１のサイクル
前半部を、データ変換器２６で１の補数に変換し、波形
を反転し、基準クロック１０１の半周期毎に単調増加す
る波形２６１を得る。ここで、Ａ／Ｄ変換器１のビット
数をｋとしたとき、Ａ／Ｄ変換器１の出力波形２５１及
びデータ変換器２６の出力波形２６１の最大値及び最小
値は、それぞれ２k-1 −１及び−２k-1 となる。定数乗
算器２８では、単調増加する波形２６１に、まず１／２
k を乗算し、−０．５から＋０．５に単調増加する波形
２８１を得、単調増加が１基準クロックサイクルに２回
繰り返されることから、さらに１／２を乗算し、−０．
２５から＋０．２５に単調増加する波形２８２を得、最
小値を０とするために０．２５を加算して、０から＋
０．５に単調増加する波形２８３を得る。符号ビット処
理器２９では、基準クロック１周期の前半部を０、後半
部を０．５とした出力２９１を発生する。加算器２１で
は、カウンタ１１の出力１１１と、符号ビット処理器２
９の出力２９１と、定数乗算器２８の出力２８３とを加
算し、出力波形２１１を得る。
ロック１０の出力１０１に同期したサイン波をサイン波
発生器１３で発生する。そして、そのサイン波を位相遅
延器１及び位相遅延器２に入力し、位相遅延器１及び位
相遅延器２の出力として９０度位相のずれた２つのサイ
ン波２４１及び２４２を得る。位相遅延器２から出力さ
れるサイン波２４２は、基準クロックの立ち上がり及び
立ち下がりで０クロスするように設定される。位相遅延
器１の出力２４１をＡ／Ｄ変換器１に入力しデジタル化
したサイン波２５１を得る。図４の例の場合、単調減少
する、サイン波２５１の基準クロック１０１のサイクル
前半部を、データ変換器２６で１の補数に変換し、波形
を反転し、基準クロック１０１の半周期毎に単調増加す
る波形２６１を得る。ここで、Ａ／Ｄ変換器１のビット
数をｋとしたとき、Ａ／Ｄ変換器１の出力波形２５１及
びデータ変換器２６の出力波形２６１の最大値及び最小
値は、それぞれ２k-1 −１及び−２k-1 となる。定数乗
算器２８では、単調増加する波形２６１に、まず１／２
k を乗算し、−０．５から＋０．５に単調増加する波形
２８１を得、単調増加が１基準クロックサイクルに２回
繰り返されることから、さらに１／２を乗算し、−０．
２５から＋０．２５に単調増加する波形２８２を得、最
小値を０とするために０．２５を加算して、０から＋
０．５に単調増加する波形２８３を得る。符号ビット処
理器２９では、基準クロック１周期の前半部を０、後半
部を０．５とした出力２９１を発生する。加算器２１で
は、カウンタ１１の出力１１１と、符号ビット処理器２
９の出力２９１と、定数乗算器２８の出力２８３とを加
算し、出力波形２１１を得る。
【００１０】図５に被測定信号の時刻に対する加算器２
１の出力波形２１１を示す。この出力波形２１１に基準
クロック周期Ｔを乗算することで測定時刻を得ることが
できる。このときの測定分解能は、Ｔ×１／２k+1 とな
る。図６に測定結果の理想直線からの誤差を示す。この
誤差は、周期関数となり、１周期分を考えると、０≦ｘ
≦Ｔ／２として、 誤差＝０．２５×ＳＩＮ（２π×ｘ／Ｔ−π／２）＋
０．２５−ｘ／Ｔ となり、その最大値は±０．０５３となる。従来の回路
における誤差は＋１であるため、その誤差は１／１０に
改善される。
１の出力波形２１１を示す。この出力波形２１１に基準
クロック周期Ｔを乗算することで測定時刻を得ることが
できる。このときの測定分解能は、Ｔ×１／２k+1 とな
る。図６に測定結果の理想直線からの誤差を示す。この
誤差は、周期関数となり、１周期分を考えると、０≦ｘ
≦Ｔ／２として、 誤差＝０．２５×ＳＩＮ（２π×ｘ／Ｔ−π／２）＋
０．２５−ｘ／Ｔ となり、その最大値は±０．０５３となる。従来の回路
における誤差は＋１であるため、その誤差は１／１０に
改善される。
【００１１】（実施例３）Ａ／Ｄ変換器を４個使用した
一例について説明する。図７にその回路ブロック図を示
す。この時刻測定回路は、基準クロック１０により計数
するカウンタ１１と、基準クロック１０に同期したサイ
ン波を発生するサイン波発生器１３と、サイン波発生器
１３の出力を所定の位相だけずらすための４個の位相遅
延器を含む位相遅延部３４と、各位相遅延器の出力をそ
れぞれデジタル・データに変換するための４個のＡ／Ｄ
変換器を含むＡ／Ｄ変換部３５と、各Ａ／Ｄ変換器の出
力データをそれぞれ処理し、極性を変換するデータ変換
器３６と、データ変換器３６の各出力データを加算する
加算器Ａ３７と、加算器Ａ３７の出力データをスケーリ
ングするための定数乗算器３８と、各Ａ／Ｄ変換器の出
力符号ビットを処理する論理回路で構成される符号ビッ
ト処理器３９と、カウンタ１１の出力、符号ビット処理
器３９の出力及び定数乗算器３８の出力を加算する加算
器Ｂ３０と、加算器Ｂ３０の出力データを被測定信号の
タイミングで抽出するラッチ回路１２とで構成される。
一例について説明する。図７にその回路ブロック図を示
す。この時刻測定回路は、基準クロック１０により計数
するカウンタ１１と、基準クロック１０に同期したサイ
ン波を発生するサイン波発生器１３と、サイン波発生器
１３の出力を所定の位相だけずらすための４個の位相遅
延器を含む位相遅延部３４と、各位相遅延器の出力をそ
れぞれデジタル・データに変換するための４個のＡ／Ｄ
変換器を含むＡ／Ｄ変換部３５と、各Ａ／Ｄ変換器の出
力データをそれぞれ処理し、極性を変換するデータ変換
器３６と、データ変換器３６の各出力データを加算する
加算器Ａ３７と、加算器Ａ３７の出力データをスケーリ
ングするための定数乗算器３８と、各Ａ／Ｄ変換器の出
力符号ビットを処理する論理回路で構成される符号ビッ
ト処理器３９と、カウンタ１１の出力、符号ビット処理
器３９の出力及び定数乗算器３８の出力を加算する加算
器Ｂ３０と、加算器Ｂ３０の出力データを被測定信号の
タイミングで抽出するラッチ回路１２とで構成される。
【００１２】図８にタイミング図を示す。まず、基準ク
ロック１０の出力１０１に同期したサイン波をサイン波
発生器１３で発生する。そして、そのサイン波を位相遅
延器１〜位相遅延器４に入力し、位相遅延器１〜位相遅
延器４の出力として４５度ずつ位相のずれた４つのサイ
ン波を得る。位相遅延器１〜位相遅延器４の出力は、Ａ
／Ｄ変換器１〜Ａ／Ｄ変換器４に入力し、デジタル化し
たサイン波３５１、３５２、３５３及び３５４を得る。
ここで、実施例２の０クロス検出器は、この場合省略で
きる。つまり、例えば、位相遅延器１の出力波形３５１
に対して位相遅延器３の出力波形３５３は９０度ずれて
いるため、Ａ／Ｄ変換器３の出力３５３のＭＳＢ（Most
Significant Bit）が、実施例２の０クロス検出器と同
じ役目をする。各位相遅延器の出力は、それぞれ９０度
位相のずれた位相遅延器の出力が０クロス検出器の役目
を果たし、サイン波の単調減少する部分を、データ変換
器３６で１の補数に変換し、波形を反転し、基準クロッ
ク１０１の半周期毎に単調増加する、位相のずれた波形
３６１、３６２、３６３及び３６４を得る。波形３６
１、３６２、３６３及び３６４は、加算器Ａ３７で加算
し、その結果は、基準クロック１０１の周期の１／８周
期で繰り返す単調増加波形３７１になる。ここで、Ａ／
Ｄ変換器１〜Ａ／Ｄ変換器４の各ビット数をｋとしたと
き、Ａ／Ｄ変換器１〜Ａ／Ｄ変換器４の出力波形３５
１、３５２、３５３及び３５４、データ変換器３６の出
力波形３６１、３６２、３６３及び３６４、加算器Ａ３
７の出力波形３７１の最大値及び最小値は、それぞれ２
k-1 −１及び−２k-1 となる。定数乗算器３８では、単
調増加する波形３７１に、まず１／２k を乗算し、−
０．５から＋０．５に単調増加する波形３８１を得、単
調増加が１基準クロックサイクルに８回繰り返されるこ
とから、さらに１／８を乗算し、−０．０６２５から＋
０．０６２５に単調増加する波形３８２を得、最小値を
０とするために０．０６２５を加算して、０から＋０．
１２５に単調増加する波形３８３を得る。
ロック１０の出力１０１に同期したサイン波をサイン波
発生器１３で発生する。そして、そのサイン波を位相遅
延器１〜位相遅延器４に入力し、位相遅延器１〜位相遅
延器４の出力として４５度ずつ位相のずれた４つのサイ
ン波を得る。位相遅延器１〜位相遅延器４の出力は、Ａ
／Ｄ変換器１〜Ａ／Ｄ変換器４に入力し、デジタル化し
たサイン波３５１、３５２、３５３及び３５４を得る。
ここで、実施例２の０クロス検出器は、この場合省略で
きる。つまり、例えば、位相遅延器１の出力波形３５１
に対して位相遅延器３の出力波形３５３は９０度ずれて
いるため、Ａ／Ｄ変換器３の出力３５３のＭＳＢ（Most
Significant Bit）が、実施例２の０クロス検出器と同
じ役目をする。各位相遅延器の出力は、それぞれ９０度
位相のずれた位相遅延器の出力が０クロス検出器の役目
を果たし、サイン波の単調減少する部分を、データ変換
器３６で１の補数に変換し、波形を反転し、基準クロッ
ク１０１の半周期毎に単調増加する、位相のずれた波形
３６１、３６２、３６３及び３６４を得る。波形３６
１、３６２、３６３及び３６４は、加算器Ａ３７で加算
し、その結果は、基準クロック１０１の周期の１／８周
期で繰り返す単調増加波形３７１になる。ここで、Ａ／
Ｄ変換器１〜Ａ／Ｄ変換器４の各ビット数をｋとしたと
き、Ａ／Ｄ変換器１〜Ａ／Ｄ変換器４の出力波形３５
１、３５２、３５３及び３５４、データ変換器３６の出
力波形３６１、３６２、３６３及び３６４、加算器Ａ３
７の出力波形３７１の最大値及び最小値は、それぞれ２
k-1 −１及び−２k-1 となる。定数乗算器３８では、単
調増加する波形３７１に、まず１／２k を乗算し、−
０．５から＋０．５に単調増加する波形３８１を得、単
調増加が１基準クロックサイクルに８回繰り返されるこ
とから、さらに１／８を乗算し、−０．０６２５から＋
０．０６２５に単調増加する波形３８２を得、最小値を
０とするために０．０６２５を加算して、０から＋０．
１２５に単調増加する波形３８３を得る。
【００１３】図１１に符号ビット処理器３９の処理課程
を示す。符号ビット処理器３９には、Ａ／Ｄ変換器１〜
Ａ／Ｄ変換器４の出力３５１、３５２、３５３及び３５
４のＭＳＢである符号ビット３９１、３９２、３９３及
び３９４を入力する。基準クロック１０１と１基準クロ
ックサイクルを８分割する位置関係は、入力する４つの
符号ビット３９１、３９２、３９３及び３９４により判
断可能であり、符号ビット処理の結果３９５を得る。こ
れに、１／８（＝０．１２５）を乗算し、０から０．８
７５まで階段状に増加する、符号ビット処理器３９の出
力３９６を得る。加算器Ｂ３０では、カウンタ１１の出
力１１１と、符号ビット処理器３９の出力３９６と、定
数乗算器３８の出力３８３とを加算し、図８に示す出力
波形３０１を得る。
を示す。符号ビット処理器３９には、Ａ／Ｄ変換器１〜
Ａ／Ｄ変換器４の出力３５１、３５２、３５３及び３５
４のＭＳＢである符号ビット３９１、３９２、３９３及
び３９４を入力する。基準クロック１０１と１基準クロ
ックサイクルを８分割する位置関係は、入力する４つの
符号ビット３９１、３９２、３９３及び３９４により判
断可能であり、符号ビット処理の結果３９５を得る。こ
れに、１／８（＝０．１２５）を乗算し、０から０．８
７５まで階段状に増加する、符号ビット処理器３９の出
力３９６を得る。加算器Ｂ３０では、カウンタ１１の出
力１１１と、符号ビット処理器３９の出力３９６と、定
数乗算器３８の出力３８３とを加算し、図８に示す出力
波形３０１を得る。
【００１４】図９に被測定信号の時刻に対する加算器Ｂ
３０の出力波形３０１を示す。この出力波形３０１に基
準クロック周期Ｔを乗算することで測定時刻を得ること
ができる。このときの測定分解能は、Ｔ×１／２k+3 と
なる。図１０に測定結果の理想直線からの誤差を示す。
この誤差は、周期関数となり、１周期分を考えると、０
≦ｘ≦Ｔ／８として、 誤差＝０．０６２５×（ＳＩＮ（２π×ｘ／Ｔ−π／
２）＋ＳＩＮ（２π×ｘ／Ｔ−π／２＋π／４）＋ＳＩ
Ｎ（２π×ｘ／Ｔ−π／２＋２π／４）＋ＳＩＮ（２π
×ｘ／Ｔ−π／２＋３π／４））＋０．０６２５−ｘ／
Ｔ となり、その最大値は±０．０００６となる。従来の回
路における誤差は＋１であるため、その誤差は１／１０
００に改善される。
３０の出力波形３０１を示す。この出力波形３０１に基
準クロック周期Ｔを乗算することで測定時刻を得ること
ができる。このときの測定分解能は、Ｔ×１／２k+3 と
なる。図１０に測定結果の理想直線からの誤差を示す。
この誤差は、周期関数となり、１周期分を考えると、０
≦ｘ≦Ｔ／８として、 誤差＝０．０６２５×（ＳＩＮ（２π×ｘ／Ｔ−π／
２）＋ＳＩＮ（２π×ｘ／Ｔ−π／２＋π／４）＋ＳＩ
Ｎ（２π×ｘ／Ｔ−π／２＋２π／４）＋ＳＩＮ（２π
×ｘ／Ｔ−π／２＋３π／４））＋０．０６２５−ｘ／
Ｔ となり、その最大値は±０．０００６となる。従来の回
路における誤差は＋１であるため、その誤差は１／１０
００に改善される。
【００１５】Ａ／Ｄ変換器の数を奇数にした場合には、
それぞれのＡ／Ｄ変換器についてデータ変換用の０クロ
ス検出器が必要となるが、偶数個のＡ／Ｄ変換器を用い
た場合には、必ず９０度位相のずれたサイン波が存在す
るので、Ａ／Ｄ変換器の出力のＭＳＢを用いることで０
クロス検出器が不要となる。また、スケーリング回路等
の簡略化のためには、ｍを整数として、２m 個のＡ／Ｄ
変換器を用いたほうがよい。なお、ｎ（＝２m ）個のｋ
ビットのＡ／Ｄ変換器を用いた場合の誤差と測定分解能
は、 誤差 ＝数１ 測定分解能＝Ｔ／ｎ２k+1 ＝Ｔ／２k+m+1 となる。
それぞれのＡ／Ｄ変換器についてデータ変換用の０クロ
ス検出器が必要となるが、偶数個のＡ／Ｄ変換器を用い
た場合には、必ず９０度位相のずれたサイン波が存在す
るので、Ａ／Ｄ変換器の出力のＭＳＢを用いることで０
クロス検出器が不要となる。また、スケーリング回路等
の簡略化のためには、ｍを整数として、２m 個のＡ／Ｄ
変換器を用いたほうがよい。なお、ｎ（＝２m ）個のｋ
ビットのＡ／Ｄ変換器を用いた場合の誤差と測定分解能
は、 誤差 ＝数１ 測定分解能＝Ｔ／ｎ２k+1 ＝Ｔ／２k+m+1 となる。
【００１６】
【数１】
【００１７】
【発明の効果】本発明は、以上説明したように構成され
ているので、被測定信号の入力時刻を、高分解能で、よ
り小さい誤差で測定する時刻測定回路を実現できる。
ているので、被測定信号の入力時刻を、高分解能で、よ
り小さい誤差で測定する時刻測定回路を実現できる。
【図１】本発明の基本回路を示すブロック図である。
【図２】本発明の回路による被測定信号の時刻に対する
測定結果を示す説明図である。
測定結果を示す説明図である。
【図３】本発明でＡ／Ｄ変換器１個の場合の回路ブロッ
ク図である。
ク図である。
【図４】本発明でＡ／Ｄ変換器１個の場合のタイミング
図である。
図である。
【図５】本発明でＡ／Ｄ変換器１個の場合の被測定信号
の時刻に対する加算器の出力を示す説明図である。
の時刻に対する加算器の出力を示す説明図である。
【図６】本発明でＡ／Ｄ変換器１個の場合の誤差を示す
説明図である。
説明図である。
【図７】本発明でＡ／Ｄ変換器４個の場合の回路ブロッ
ク図である。
ク図である。
【図８】本発明でＡ／Ｄ変換器４個の場合のタイミング
図である。
図である。
【図９】本発明でＡ／Ｄ変換器４個の場合の被測定信号
の時刻に対する加算器の出力を示す説明図である。
の時刻に対する加算器の出力を示す説明図である。
【図１０】本発明でＡ／Ｄ変換器４個の場合の誤差を示
す説明図である。
す説明図である。
【図１１】本発明でＡ／Ｄ変換器４個の場合の符号ビッ
ト処理を示すタイミング図である。
ト処理を示すタイミング図である。
【図１２】従来の回路ブロック図と、タイミング図であ
る。
る。
【図１３】従来の回路による被測定信号の時刻に対する
測定結果を示す説明図である。
測定結果を示す説明図である。
１０ 基準クロック １１ カウンタ １２ ラッチ回路 １３ サイン波発生器 １４、２４、３４ 位相遅延部 １５、２５、３５ Ａ／Ｄ変換部 １６、２６、３６ データ変換器 １７、３７ 加算器Ａ １８、２８、３８ 定数乗算器 １９、２９、３９ 符号ビット処理器 ２０、３０ 加算器Ｂ ２１ 加算器 ２２ ０クロス検出器
Claims (3)
- 【請求項１】 基準クロック（１０）により計数するカ
ウンタ（１１）を設け、 基準クロック（１０）に同期したサイン波を発生するサ
イン波発生器（１３）を設け、 サイン波発生器（１３）の出力を所定の位相だけずらす
ための複数の位相遅延器を含む位相遅延部（１４）を設
け、 各位相遅延器の出力をそれぞれデジタル・データに変換
するための複数のＡ／Ｄ変換器を含むＡ／Ｄ変換部（１
５）を設け、 各Ａ／Ｄ変換器の出力データをそれぞれ処理し、極性を
変換するデータ変換器（１６）を設け、 データ変換器（１６）の各出力データを加算する加算器
Ａ（１７）を設け、 加算器Ａ（１７）の出力データをスケーリングするため
の定数乗算器（１８）を設け、 各Ａ／Ｄ変換器の出力符号ビットを処理する符号ビット
処理器（１９）を設け、 カウンタ（１１）の出力、符号ビット処理器（１９）の
出力及び定数乗算器（１８）の出力を加算する加算器Ｂ
（２０）を設け、 加算器Ｂ（２０）の出力データを被測定信号のタイミン
グで抽出するラッチ回路（１２）を設け、 以上を具備することを特徴とする時刻測定回路。 - 【請求項２】 基準クロック（１０）により計数するカ
ウンタ（１１）を設け、 基準クロック（１０）に同期したサイン波を発生するサ
イン波発生器（１３）を設け、 サイン波発生器（１３）の出力を所定の位相だけずらす
ための２個の位相遅延器を含む位相遅延部（２４）を設
け、 位相遅延器１の出力をデジタル・データに変換するＡ／
Ｄ変換器１で構成されるＡ／Ｄ変換部（２５）を設け、 位相遅延器２の出力より０クロス波形を発生する０クロ
ス検出器（２２）を設け、 Ａ／Ｄ変換器１及び０クロス検出器（２２）の出力デー
タをそれぞれ処理し、極性を変換するデータ変換器（２
６）を設け、 データ変換器（２６）の出力データをスケーリングする
ための定数乗算器（２８）を設け、 ０クロス検出器（２２）の出力符号ビットを処理する符
号ビット処理器（２９）を設け、 カウンタ（１１）の出力、符号ビット処理器（２９）の
出力及び定数乗算器（２８）の出力を加算する加算器
（２１）を設け、 加算器（２１）の出力データを被測定信号のタイミング
で抽出するラッチ回路（１２）を設け、 以上を具備することを特徴とする時刻測定回路。 - 【請求項３】 基準クロック（１０）により計数するカ
ウンタ（１１）を設け、 基準クロック（１０）に同期したサイン波を発生するサ
イン波発生器（１３）を設け、 サイン波発生器（１３）の出力を所定の位相だけずらす
ための４個の位相遅延器を含む位相遅延部（３４）を設
け、 各位相遅延器の出力をそれぞれデジタル・データに変換
するための４個のＡ／Ｄ変換器を含むＡ／Ｄ変換部（３
５）を設け、 各Ａ／Ｄ変換器の出力データをそれぞれ処理し、極性を
変換するデータ変換器（３６）を設け、 データ変換器（３６）の各出力データを加算する加算器
Ａ（３７）を設け、 加算器Ａ（３７）の出力データをスケーリングするため
の定数乗算器（３８）を設け、 各Ａ／Ｄ変換器の出力符号ビットを処理する符号ビット
処理器（３９）を設け、 カウンタ（１１）の出力、符号ビット処理器（３９）の
出力及び定数乗算器（３８）の出力を加算する加算器Ｂ
（３０）を設け、 加算器Ｂ（３０）の出力データを被測定信号のタイミン
グで抽出するラッチ回路（１２）を設け、 以上を具備することを特徴とする時刻測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329353A JPH08160169A (ja) | 1994-12-02 | 1994-12-02 | 時刻測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329353A JPH08160169A (ja) | 1994-12-02 | 1994-12-02 | 時刻測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08160169A true JPH08160169A (ja) | 1996-06-21 |
Family
ID=18220514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6329353A Withdrawn JPH08160169A (ja) | 1994-12-02 | 1994-12-02 | 時刻測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08160169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11550428B1 (en) | 2021-10-06 | 2023-01-10 | Microsoft Technology Licensing, Llc | Multi-tone waveform generator |
-
1994
- 1994-12-02 JP JP6329353A patent/JPH08160169A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11550428B1 (en) | 2021-10-06 | 2023-01-10 | Microsoft Technology Licensing, Llc | Multi-tone waveform generator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |