JP3003246B2 - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JP3003246B2 JP3003246B2 JP3057560A JP5756091A JP3003246B2 JP 3003246 B2 JP3003246 B2 JP 3003246B2 JP 3057560 A JP3057560 A JP 3057560A JP 5756091 A JP5756091 A JP 5756091A JP 3003246 B2 JP3003246 B2 JP 3003246B2
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- JP
- Japan
- Prior art keywords
- signal
- timing
- input
- output
- timing signal
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- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、タイミング信号発生回
路に関し、特にタイミング情報を含んだディジタル入力
信号からタイミング情報を抽出してタイミング信号を出
力する場合に雑音等により誤ったタイミング信号の出力
を防止するタイミング信号発生回路に関する。
路に関し、特にタイミング情報を含んだディジタル入力
信号からタイミング情報を抽出してタイミング信号を出
力する場合に雑音等により誤ったタイミング信号の出力
を防止するタイミング信号発生回路に関する。
【０００２】
【従来の技術】従来のタイミング信号発生回路をＡ／Ｄ
変換回路に適用した場合を説明する。今、入力信号とし
て、図４に示すようなサイン波形を量子化して各振幅に
対応するコードをタイミング信号発生回路に入力して、
タイミング信号を出力するような場合に、サイン波形の
角度θ１，θ２，θ３においてタイミング信号を発生す
る従来例を説明する。このような従来例は、図５に示す
ようにＡ／Ｄ変換されたパラレル信号（例えばｎビット
構成）の入力信号１１をアドレスとして、がい当するア
ドレスの情報をタイミング出力信号１２として出力する
メモリ１０を備えている。この従来例の動作を図６
（ａ），（ｂ）により説明する。前述の図４の角度θ
１，θ２，θ３における量子化された振幅対応の並列コ
ードａ０，ｂ０，ｃ０を含む入力信号１は、図６（ａ）
に示すように、コードａ−２，ａ−１，ａ０，ａ＋１，
ｂ−１，ｂ０，ｂ＋１、およびｃ−１，ｃ０，ｃ＋１を
順次入力してａ０，ｂ０，ｃ０の並列コード信号が入力
された時点に対応してタイミング出力信号２を出力す
る。今例えば図６（ｂ）に示すように、入力信号１のａ
０，ａ＋１，ａ０のようにａ＋２の代りに雑音等で誤っ
てａ０のコードが入力されると、タイミング情報と誤認
してタイミング信号を出力していた。
変換回路に適用した場合を説明する。今、入力信号とし
て、図４に示すようなサイン波形を量子化して各振幅に
対応するコードをタイミング信号発生回路に入力して、
タイミング信号を出力するような場合に、サイン波形の
角度θ１，θ２，θ３においてタイミング信号を発生す
る従来例を説明する。このような従来例は、図５に示す
ようにＡ／Ｄ変換されたパラレル信号（例えばｎビット
構成）の入力信号１１をアドレスとして、がい当するア
ドレスの情報をタイミング出力信号１２として出力する
メモリ１０を備えている。この従来例の動作を図６
（ａ），（ｂ）により説明する。前述の図４の角度θ
１，θ２，θ３における量子化された振幅対応の並列コ
ードａ０，ｂ０，ｃ０を含む入力信号１は、図６（ａ）
に示すように、コードａ−２，ａ−１，ａ０，ａ＋１，
ｂ−１，ｂ０，ｂ＋１、およびｃ−１，ｃ０，ｃ＋１を
順次入力してａ０，ｂ０，ｃ０の並列コード信号が入力
された時点に対応してタイミング出力信号２を出力す
る。今例えば図６（ｂ）に示すように、入力信号１のａ
０，ａ＋１，ａ０のようにａ＋２の代りに雑音等で誤っ
てａ０のコードが入力されると、タイミング情報と誤認
してタイミング信号を出力していた。
【０００３】
【発明が解決しようとする課題】上述した従来のタイミ
ング信号発生回路は、入力される信号を直接メモリ素子
のアドレス信号に入力し、かつメモリ素子の出力を直接
出力する構成となっているので、入力される連続したコ
ード信号に雑音等により誤ったタイミング情報が入力さ
れた場合には誤ったタイミング信号のパルスが発生して
しまう欠点がある。又入力信号ｎビットの位相差或いは
リンギングによりタイミング信号にリンギングが発生し
てしまい、入力信号が（ａ−１）から（ａ＋１）のよう
に変化した時にはタイミング信号が発生されない欠点も
ある。
ング信号発生回路は、入力される信号を直接メモリ素子
のアドレス信号に入力し、かつメモリ素子の出力を直接
出力する構成となっているので、入力される連続したコ
ード信号に雑音等により誤ったタイミング情報が入力さ
れた場合には誤ったタイミング信号のパルスが発生して
しまう欠点がある。又入力信号ｎビットの位相差或いは
リンギングによりタイミング信号にリンギングが発生し
てしまい、入力信号が（ａ−１）から（ａ＋１）のよう
に変化した時にはタイミング信号が発生されない欠点も
ある。
【０００４】
【課題を解決するための手段】本発明のタイミング信号
発生回路は、タイミング情報を含んだ入力信号から前記
タイミング情報を抽出してタイミング信号を出力するタ
イミング発生回路において、前記タイミング情報に対応
するコード信号を記憶しているメモリ素子と、前記メモ
リ素子の各コード信号に対応するアドレスをタイミング
信号出力順序にしたがって１個ずつアドレスを進めて行
くカウンタと、前記メモリ素子から読み出されたコード
信号を比較信号として入力信号からタイミング情報を検
出する比較器とを有する。
発生回路は、タイミング情報を含んだ入力信号から前記
タイミング情報を抽出してタイミング信号を出力するタ
イミング発生回路において、前記タイミング情報に対応
するコード信号を記憶しているメモリ素子と、前記メモ
リ素子の各コード信号に対応するアドレスをタイミング
信号出力順序にしたがって１個ずつアドレスを進めて行
くカウンタと、前記メモリ素子から読み出されたコード
信号を比較信号として入力信号からタイミング情報を検
出する比較器とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は、本発明の一実施例のブロック図、
図２は本実施例の動作概要を示すタイムチャート、図３
はメモリ素子３の内容を示す説明図である。
図２は本実施例の動作概要を示すタイムチャート、図３
はメモリ素子３の内容を示す説明図である。
【０００７】次に図１の実施例の構成と動作を説明す
る。連続的に増加する並列のｎビットの入力信号１を設
定値と比較する比較器５、その出力をＤ型フリップフロ
ップ６のＤ入力に入力する。又リンギングを防止するた
めに、想定されるリンギングのパルス幅以上のサンプリ
ングクロック４をＤ型フリップフロップ６のクロック入
力に入力する。また、Ｄ型フリップフロップ６の出力
と、Ｄ型フリップフロップ６のＤ入力とをＡＮＤゲート
７で論理積をとり、Ｄ型フリップフロップ８のＤ入力に
入力する。Ｄ型フリップフロップ８の出力タイミング信
号２が出力される。タイミング信号２の出力をカウンタ
９に入力する事により、ｎＡビットのカウンタ９が１だ
けインクリメントする。カウンタ９の出力をメモリ素子
３のアドレスに入れる。メモリ素子３の内容は、図３に
示した様にアドレスが１つ増加すると次に検出すべき設
定値が出力される。すなわち、アドレス信号ｎＡである
ｍが入力されると、αが出力され、次にカウンタ９で１
個進んでｍ＋１が入力されると、ｂが出力される。一
方、入力信号１が図２の様に（ａ−４）から順次増加し
ていく。デコードすべき設定値（ａ）がメモリ素子３か
ら信号ｎＢとして出力されているために、入力信号１が
（ａ）になった時に比較器５より“Ｈ”レベルの信号が
出力される。“Ｈ”レベルの出力をサンプリングクロッ
クパルス４を使用し、Ｄ型フリップフロップ６でサンプ
リングする。比較器５の出力がサンプリングクロックパ
ルス４の１周期以上続いた場合に、フリップフロップ８
の出力も“Ｈ”になる。Ｄフリップフロップ８のタイミ
ング出力信号２の立上りにより、カウンタ９のカウンタ
値がｍよりｍ＋１に増加する。このｍ＋１のアドレス情
報がメモリ素子３に入力されるために、メモリ素子３の
出力は次に設定された値“ｂ”に変更される。ここで、
メモリ素子３に記憶されているデータとアドレスｎＡと
図４に示した角度θとの関係を図３により補足説明す
る。今タイミング信号として出力したい角度が前述のよ
うに角度θ１，θ２，θ３とすると、これに対応するコ
ードａ０，ｂ０，ｃ０がメモリ内に順次記憶されてい
る。今コードａ０のアドレスｎＡをｍとすると、次のコ
ードｂ０に対応するアドレスｎＡは、カウンタ９により
１だけインクリメントされたｍ＋１であり、次のコード
ｃ０はさらに１だけインクリメントされたアドレスｍ＋
２である。このようにａ０，ｂ０，ｃ０のコードが順次
信号ｎＢとして比較器５のＢに比較信号として入力され
る。このために入力信号１が（ａ）から（ａ＋１）にな
り続いて（ａ）に戻ったとしても、設定値（ｂ）が既に
メモリ素子３より出力されているので、比較器５の出力
は“Ｈ”にならず、不要なパルスがタイミング信号出力
に表われない。又入力信号１の中に（ａ）が存在せず
（ａ−１）から（ａ＋１）に増加しても、比較器５が設
定値以上で“Ｈ”レベルが出力される様に設定しておけ
ば、図２と同様のタイムチャートとなり、タイミング信
号出力２は正常に出力される。
る。連続的に増加する並列のｎビットの入力信号１を設
定値と比較する比較器５、その出力をＤ型フリップフロ
ップ６のＤ入力に入力する。又リンギングを防止するた
めに、想定されるリンギングのパルス幅以上のサンプリ
ングクロック４をＤ型フリップフロップ６のクロック入
力に入力する。また、Ｄ型フリップフロップ６の出力
と、Ｄ型フリップフロップ６のＤ入力とをＡＮＤゲート
７で論理積をとり、Ｄ型フリップフロップ８のＤ入力に
入力する。Ｄ型フリップフロップ８の出力タイミング信
号２が出力される。タイミング信号２の出力をカウンタ
９に入力する事により、ｎＡビットのカウンタ９が１だ
けインクリメントする。カウンタ９の出力をメモリ素子
３のアドレスに入れる。メモリ素子３の内容は、図３に
示した様にアドレスが１つ増加すると次に検出すべき設
定値が出力される。すなわち、アドレス信号ｎＡである
ｍが入力されると、αが出力され、次にカウンタ９で１
個進んでｍ＋１が入力されると、ｂが出力される。一
方、入力信号１が図２の様に（ａ−４）から順次増加し
ていく。デコードすべき設定値（ａ）がメモリ素子３か
ら信号ｎＢとして出力されているために、入力信号１が
（ａ）になった時に比較器５より“Ｈ”レベルの信号が
出力される。“Ｈ”レベルの出力をサンプリングクロッ
クパルス４を使用し、Ｄ型フリップフロップ６でサンプ
リングする。比較器５の出力がサンプリングクロックパ
ルス４の１周期以上続いた場合に、フリップフロップ８
の出力も“Ｈ”になる。Ｄフリップフロップ８のタイミ
ング出力信号２の立上りにより、カウンタ９のカウンタ
値がｍよりｍ＋１に増加する。このｍ＋１のアドレス情
報がメモリ素子３に入力されるために、メモリ素子３の
出力は次に設定された値“ｂ”に変更される。ここで、
メモリ素子３に記憶されているデータとアドレスｎＡと
図４に示した角度θとの関係を図３により補足説明す
る。今タイミング信号として出力したい角度が前述のよ
うに角度θ１，θ２，θ３とすると、これに対応するコ
ードａ０，ｂ０，ｃ０がメモリ内に順次記憶されてい
る。今コードａ０のアドレスｎＡをｍとすると、次のコ
ードｂ０に対応するアドレスｎＡは、カウンタ９により
１だけインクリメントされたｍ＋１であり、次のコード
ｃ０はさらに１だけインクリメントされたアドレスｍ＋
２である。このようにａ０，ｂ０，ｃ０のコードが順次
信号ｎＢとして比較器５のＢに比較信号として入力され
る。このために入力信号１が（ａ）から（ａ＋１）にな
り続いて（ａ）に戻ったとしても、設定値（ｂ）が既に
メモリ素子３より出力されているので、比較器５の出力
は“Ｈ”にならず、不要なパルスがタイミング信号出力
に表われない。又入力信号１の中に（ａ）が存在せず
（ａ−１）から（ａ＋１）に増加しても、比較器５が設
定値以上で“Ｈ”レベルが出力される様に設定しておけ
ば、図２と同様のタイムチャートとなり、タイミング信
号出力２は正常に出力される。
【０００８】
【発明の効果】以上説明したように、本発明はあらかじ
めタイミング信号として出力したいコードを記憶したメ
モリと、アドレスを設定するカウンタと比較器とを設け
ることにより、設定値のコードと入力データを比較し、
比較結果をディジタル的に測定し、比較結果が充分なパ
ルス幅を有している事を検出し、かつ設定値の検出と同
時に新たな設定値に更新する事により、不要なタイミン
グ信号を回避できる効果がある。又あらかじめ設定され
た値が入力されなくても、設定値以上の値が入力された
場合にタイミング信号を発生させることができる効果が
ある。
めタイミング信号として出力したいコードを記憶したメ
モリと、アドレスを設定するカウンタと比較器とを設け
ることにより、設定値のコードと入力データを比較し、
比較結果をディジタル的に測定し、比較結果が充分なパ
ルス幅を有している事を検出し、かつ設定値の検出と同
時に新たな設定値に更新する事により、不要なタイミン
グ信号を回避できる効果がある。又あらかじめ設定され
た値が入力されなくても、設定値以上の値が入力された
場合にタイミング信号を発生させることができる効果が
ある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例のタイムチャートである。
【図３】本実施例のメモリ素子の説明図である。
【図４】従来例および本実施例に共通の説明図である。
【図５】従来のタイミング信号発生回路のブロック図で
ある。
ある。
【図６】従来例のタイミングチャートである。
１ 入力信号 ２ 出力信号 ３ メモリ素子 ４ サンプリングクロック ５ 比較器 ６，８ Ｄ型フリップフロップ ７， ＡＮＤゲート ９ カウンタ
Claims (2)
- 【請求項１】 タイミング情報を含んだ入力信号から前
記タイミング情報を抽出してタイミング信号を出力する
タイミング信号発生回路において、前記タイミング情報
に対応するコード信号を記憶しているメモリ素子と、前
記メモリ素子の各コード信号に対応するアドレスをタイ
ミング信号出力順序にしたがって１個ずつアドレスを進
めて行くカウンタと、前記メモリ素子から読み出された
コード信号を比較信号として入力信号からタイミング情
報を検出する比較器とを有することを特徴とするタイミ
ング信号発生回路。 - 【請求項２】 前記比較器に前記メモリ素子から読み出
されて設定されたコード信号Ａより後位のコード信号が
入力信号として入力された場合には、入力信号に前記コ
ード信号Ａがあるものとみなして対応するタイミング信
号を出力することを特徴とする請求項１記載のタイミン
グ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057560A JP3003246B2 (ja) | 1991-03-22 | 1991-03-22 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057560A JP3003246B2 (ja) | 1991-03-22 | 1991-03-22 | タイミング信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293316A JPH04293316A (ja) | 1992-10-16 |
| JP3003246B2 true JP3003246B2 (ja) | 2000-01-24 |
Family
ID=13059213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057560A Expired - Lifetime JP3003246B2 (ja) | 1991-03-22 | 1991-03-22 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003246B2 (ja) |
-
1991
- 1991-03-22 JP JP3057560A patent/JP3003246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04293316A (ja) | 1992-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991019 |