JPS63190425A

JPS63190425A - カウンタ回路

Info

Publication number: JPS63190425A
Application number: JP62215616A
Authority: JP
Inventors: Masako Korechika; 是近　昌子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-08-28
Filing date: 1987-08-28
Publication date: 1988-08-08
Anticipated expiration: 2012-01-08
Also published as: US4881248A; JP2569589B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、カウンタ回路に関し、特にカウンタ回路の計
数値を読み取るための信号を計数動作のタイミングにか
かわらず与えることのできるカウンタ回路に関する。

〔従来の技術及びその問題点〕

カウンタ回路はその計数値を増加させたり減少されたり
するのに一定の動作時間が必要である。

この動作時間中にカウンタ回路に読み出し信号が与えら
れると、読み出された計数値は無意味な情報ということ
になる。一方位置情報をカウンタ回路を用いて数値情報
に変換して情報処理装置に読み込む場合には、カウンタ
回路の動作とは無関係に数値情報を読み取る必要が生じ
る場合がある。

例エバパーソナルコンピュータへのデータ入力手段とし
て用いられる「マウス」やロボットのアームの位置検出
には、「マウス」や位置検出装置の移動量を検出するカ
ウンタ回路が用いられている。「マウス」や位置検出装
置が所定の位置に来た時、手動やＣＰＵの制御等により
読み出し信号をカウンタ回路に与えている。カウンタの
動作と読み出し信号タイミングとは特別の関連がないの
で、カウンタ回路の動作中に読み出し信号が入ることが
ある、この場合には、カウンタ回路出力は動作前のビッ
トと動作後のビットが混在しており、無意味な情報とな
る。

このカウンタ回路動作と読み出し信号とを同期させるこ
とも考えられるが、この場合には同期のためのクロック
とこのクロックにカウンタ動作および読み出し信号タイ
ミングを同期させる回路とを新らたに必要となる。従っ
て、回路構成が複雑なものとなる。

次に図面を用いて、カウンタにより位置情報を検出する
ためのカウンタ回路についてさらに詳細に説明する。位
置情報検出のためのカウンタ回路は第８図に示すように
アップ・ダウンカウンタが用いられる。位置情報１２０
は第８図に示すように、インクリメンタル方式のロータ
リエンコーダ１１５と位相判別回路１１１によりアップ
カウントクロック１１７やダウンカウントクロック１１
８に変換し、これらのクロックのパルス数をアップダウ
ンカウンタ１１２で計数することにより数値情報として
計数することができる。すなわち位置情報が２次元であ
れば、この位置信号をＸ軸、Ｙ軸２方向に分割し、各軸
における移動量と移動方向とを各軸ごとに設けたインク
リメンタル方式のロータリエンコーダ１１５によってコ
ード化する。

このインクリメンタル方式のロータリエンコーダ１１５
は第２図に示すように回転軸２０１の回転量と回転方向
とを回転ディスク２０２に設けたスリット２０３を通る
光で検出し、この光を電気信号に変換し、９０度位相の
異なるＡ、Ｂ２層のパルス信号として出力するものであ
る。一方向に回転したときは信号Ａが信号Ｂに対して９
０°位相が進み、反対方向に回転したときは信号Ａが信
号Ｂに対して９０°位相が遅れるようにスリット２０３
を設けることにより、回転方向はＡ相、Ｂ相の位相関係
により検出することができる。また回転量は信号Ａある
いは信号Ｂのパルスの数を計数することにより検出でき
る。

次に第８図に示すように、このようなＡ、Ｂ２相のパル
ス信号を位相判別回路１１１により、回転軸２０１が一
方向に回転するときはアップカウントクロック１１７に
、反対方向に回転するときはダウンカウントクロック１
１８となるように変換する。このとき、アップカウント
クロック１１７及びダウンカウントクロック１１８のパ
ルス数は信号Ａあるいは信号Ｂのパルスの数に比例する
ように変換される。従ってアップカウントクロック１１
７及びダウンカウントクロック１１８をアップダウンカ
ウンタ１１２により計数することにより一軸方向、例え
ばＸ軸方向の位置情報を検出できる。同様にｌ−でＹ軸
方向の位置情報を検出することにより２次元の位置情報
を検出できる。

次に第８図に示すようにこのアップダウンカウンタ１１
２の計数値１１９をプロセッサ１３０からの保持信号Ｓ
ＴＢによりラッチ回路１１３に保持し、この保持された
信号１１０をプロセッサ１３０に読み込む。アップダウ
ンカウンタ１１２はアップカウントクロック１１７ある
いはダウンカウントクロック１１８からのクロック信号
により動作するがこのクロック信号が入ってからアップ
ダウンカウンタ１１２の計数値１１９が変化し終るまで
には一定の時間を要する。このアップカウントクロック
１１７あるいはダウンカウントクロック１１８のクロッ
ク信号はプロセッサ１３０のタイミング系列とは無関係
な時間系列上で変化する情報を変換して得られる信号だ
から、このクロック信号と保持信号ＳＴＢとは非同期で
ある。

従って、クロック信号が７ツプダウンカウンタ１１２に
入ってから、７ツプダウンカウンタ１１２の計数値１１
９が変化している時間内に保持信号ＳＴＢが入ってアッ
プダウンカウンタ１１２の計数値を保持すると、ラッチ
回路１１３で保持される計数値はクロック信号により変
化する前の計数値なのか、変化した後の計数値なのかが
確定しなくなる。しかも、この不確定性はビット毎にあ
られれるので計数出力値は無意味なものとなる。このた
め、アップダウンカウンタ１１２の計数値が変化した後
にラッチ回路１１３が動作するように保持信号ＳＴＢを
ラッチ回路１１３に入れる必要がある。

このような方法としては、ロータリエンコーダ１１５の
出力信号Ａ、Ｂをプロセッサ１３０のタイミング系列と
同期したサンプリングクロックによりサンプリングする
ことによりそれぞれ信号Ａ’　、Ｂ’　とし、この信号
Ａ’　、Ｂ’を位相判別回路１１１等によりアップカウ
ントクロック１１７あるいはダウンカウントクロック１
１８に変換してアップダウンカウンタ１１２に入れるこ
とが考えられる。しかしながら、この方法ではプロセッ
サ１３０と同期したクロックをチップ内で発生させる必
要があり、チップ内にクロックを発生させるための回路
やプロセッサ１３０のタイミングと同期をとるための回
路が必要となり、複雑な系となる。また、保持信号ＳＴ
Ｂの入力タイミングもアップダウンカウンタのカウント
タイミングにより制限される。

〔問題点を解決するための手段〕

本発明の目的はカウンタの動作とは非同期で入力される
読み出し信号に対しても正確な計数値の出力が可能なカ
ウンタ回路を提供することにある。

さらに本発明の他の目的は任意のタイミングでカウンタ
回路に与えられる読偽出し信号に応じて、クロック信号
なしで、正確な計数値の出力を可能とするカウンタ回路
を提供することにある。

本発明によｈば、入力信号を計数するカウンタと、カウ
ンタの計数値を入力しかつ外部に出力する出力手段と、
読み出し信号入力手段と、読み出し信号を受けてカウン
タべの入力信号の入力後カウンタの動作に必要な時間カ
ウンタの出力を出力手段が入力しないように出力手段を
制御する制御信号を発する制御手段とを有するカウンタ
回路が得られる。

〔実施例〕

次に、図面を参照して本発明をより詳細に説明する。

第１図は本発明の一実施例によるカウンタ回路のブロッ
ク図である。パーソナルコンピュータ等へのデータ入力
手段として用いられる「マウス」等からの位置情報、１
２０を互いに９０°位相の異なるＡ、Ｂ２相のパルス信
号に変換するインクリメンタル方式のロータリーエンコ
ーダ１１５と、このＡ、Ｂ２相のパルス信号を第２図（
ａ）　、　（ｂ）に示したロータリエンコーダ１１５の
回転方向に応じてアップカウントクロック１１７あるい
はダウンカウント１１８に変換する位相判別回路１１１
と、これらのアップカウントクロックあるいはダウンカ
ウントクロック１１８をクロック信号として動作しこれ
らのクロックのパルス数を計数スるアップダウンカウン
タ１１２と、クロック信号の到来より一定時間は、入力
される保持信号ＳＴＢを保留するタイミングで制御回路
３０４と、夕・イミンダ制御回路３０４から出力される
ラッチ信号によりその時のアップダウンカウンタ１１２
の計数値を１１９を保持するラッチ回路１１３と、ある
タイミングで保持信号を出力し、ラッチ回路からの出力
１１０を入力するプロセッサ１３０とを有している。

アップカウントクロック１１７やダウンカウントクロッ
ク１１８によりアップダウンカウンタ１１２が動作中に
は、プロセッサ１３０からの保持信号ＳＴＢをタイミン
グ制御回路３０４で保留し、アップダウンカウンタ１１
２の計数値１１９が変化してからこの保持信号ＳＴＢが
ラッチ回路１１３に入力され、変化した後のアップダウ
ンカウンタ１１２の計数値１１９がラッチ回路により保
持される。従ってカウンタを動作させるクロック信号１
１７，１１８を発生させる位相判別回路１１１及びロー
タリエンコーダ１１５に入力される位置情報１２０と非
同期に保持信号ＳＴＢを入力しても必ず変化した後のカ
ウンタ１１２の計数値１１９がラッチ回路［３で保持さ
れる。このようにして、プロセッサ１３０と非同期なタ
イミングで変化する位置情報１２０を正しくプロセッサ
１３０に読み込むことができる。

第３図はタイミング制御回路３０４の好ましい実施例を
示した回路図であり、第４図はそのタイミングチャート
である。アップカウントクロック１１７とダウンカウン
トクロック１１８とをＮＡＮＤゲー）４１３に加える。

アップカウントクロック１１７及びダウンカウントクロ
ック１１８は負パルスだから、このＮＡＮＤゲート４１
３はＯＲゲートとして動作する。従ってアップカウント
クロック１１７あるいはダウンカウントクロック１１８
のいずれかに負パルスが印加されれば正パルスが出力さ
れる。

この出力のパルス幅をパルス幅拡張回路４１１によりア
ップカウントクロック１１７あるいはダウンカウントク
ロック１１８のり四ツク信号によりアップダウンカウン
タ１１２の計数値が変化している時間よりも長い幅に拡
張する。このパルス幅拡張回路４１１としては例えば、
この第３図に示したように、ＮＡＮＤゲート４１３の出
力を遅延さす２個のインバータ４１６，４１７と、この
インバータ４１７の出力とＮＡＮＤゲート４１３の出力
が加えられるＯＲゲート４１８とから構成される。ここ
に用いられる遅延回路の遅延時間を調整することにより
パルス幅を調整することができる。アップダウンカウン
タ１１２は、クロック信号の立ち上りで動作するが、こ
のカウンタ１１２の各ビットがクロック信号の立ち上り
から変化し終るまでは通常数〜１０ｎｓｅｃ、またビッ
ト間のばらつきは通常数ｎ　ｓｅｃ、また位相判別回路
の出力であるクロック１１７，１１８のパルス幅のばら
つきも数ｎ５ｅｃでありさらに製造上のばらつきを考慮
するとこのパルス幅は２０〜５０ｎｓｅｃに設定される
。しかしながら、アップカウントクロック１１７あるい
はダウンカウントクロック１１８のクロック幅が十分大
きい場合はこのパルス幅拡張回路４１１は使用する必要
はない。さらにタイミング制御回路３０４に入る前のク
ロック信号のパルス幅を拡張しても同様の効果が得られ
る。

次に７ツプダウンカウンタ１１２の動作のタイミングに
合わせるためにこのパルス幅拡張回路４１１の出力パル
スを遅延回路４１２に加える。

この時の遅延時間は例えば１０〜２０ｎｓｅｃに設定さ
れる。この遅延回路４１２は例えば２個のインバータ４
１９．４２０により構成される。この遅延回路４１２の
出力をＮＡＮＤゲート４１４゜４１５を交差接続したフ
リップフロップの一方の入力端に加え、他方の入力端に
は保持信号ＳＴＢをインバータ４１６を介して加える。

遅延回路４１２の出力が「ハイ」レベルの状態にあると
きは、保持信号ＳＴＢが「ロー」に変化しても、このタ
イミング制御回路３０４の出力は「ハイ」の状態を保っ
ている。このとき、遅延回路４１２の出力が「ロー」に
変化すると、タイミング制御回路３０４の出力が「ロー
」に変化し、ラッチ回路１１３にアップダウンカウンタ
１１２の計数値１１９を保持する。

第５図は位相判別回路１１１の好ましい実施例を示した
回路図であり、第７図はそのタイミングチャートである
。入力端子６０１，６０２に９０°位相の異なるＡ、Ｂ
２相の信号をそれぞれ入力する。このＡ信号とＢ信号は
それぞれ遅延回路６０３，６０４で所定時間遅延される
。この遅延された時間で出力端子１１７，１１８に得ら
れる出力パルス信号のパルス幅が決定される。排他的論
理和回路６０５，６０６で入力端子６０１のＡ信号と遅
延回路６０４の出力信号との排他的論理和および入力端
子６０２のＢ信号と遅延回路６０３の出力信号との排他
的論理和がそれぞれとられる。任意の時点での入力端子
６０１及び６０２での信号をそれぞれＡｑ、Ｂｑ、遅延
回路６０３及び６０４を経由した信号をそれぞれＡｐ、
Ｂｐ、すると排他的論理和回路６０５により信号Ａｑと
信号Ｂｐとの排他的論理和信号Ａｑ■ＢＰが、また排他
的論理和回路６０６により信号ＡｐとＢｑとの排他的論
理和信号Ａｐ■Ｂｑが各々生成される。各排他的論理和
回路６０５゜６０６の出力はインバータ６０７，６０８
でそれぞれ反転され、排他的論理和回路６０５の出力と
インバータ６０８の出力のＮ　Ａ　Ｎ　Ｄがとられ、排
他的論理和回路６０６の出力とインバータ６０７の出力
のＮＡＮＤがとられる。この結果、ＮＡＮＤ回路６０９
の出力に了ττＵ百下Ｔ＋（Ａｐ■Ｂｑ）の出力信号が
得られ、ＮＡＮＤ回路６１０の出力に（Ａｑ■Ｂｐ）＋
ＴＸＴの百ＴＹの出力信号が得られる。このようにして
入力信号Ａ、　Ｂの位相差に応じて、出力端子１１７あ
るいは出力端子１１８のいずれかに負パルス発生する。

第７図はアップダウンカウンタ１１２の好ましい実施例
を示した回路図である。各Ｊ−にフリップフロップ（Ｆ
ＦＩ、ＦＦ２．ＦＦ３．ＦＦ４）のＱ端子出力とアップ
カウントクロック１１７とのＡＮＤをとってＪ−にフリ
ップフロップのクロック人力ｃｐに接続することで同期
式アップカウンタを構成し、各Ｊ−にフリップフロップ
ので端子出力とダウンカウントクロック１１８とのＡＮ
Ｄをとって、Ｊ−にフリップフロップのクロック入力ｃ
ｐに接続することによって同期式ダウンカウンタを構成
する。このような構成とすることによってアップカウン
トクロック１１７またはダウンカウントクロック１１８
自身で計数方向を制御できる。

以上に本発明の好ましい実施例を説明したが、本発明は
かかる実施例に限られないことは明らかである。たとえ
ば、ラッチ回路はタイミング制御回路の出力でオン・オ
フが制御されるスイッチであっても良く、また、タイミ
ング制御回路の出力でアップダウンカウンターの出力を
並列に入力し、出力を直列に取り出すシフトレジスタで
あっても良い。要するに、アップダウンカウンターの出
力を入力するタイミングが制御できるものであれば良い
。

〔発明の効果〕

本発明のカウンタ回路は読み出し信号の入力があっても
、カウンタに入力信号が与えられた後カウンタの動作に
必要な一定の時間は出力手段がカウンタの出力を入力し
ないようにしているので、常に計数値の変化が終了した
後のカウンタ出力が出力手段に加えられて出力される。

また、カウンタへの入力信号やカウンタの動作と読み出
し信号とを同期させるためのクロックを必要としないか
ら簡単な回路構成となる。

【図面の簡単な説明】

第１図は本発明の一実施例によるカウンタ回路のブロッ
ク図、第２図（ａ）はロータリエンコーダの斜視図、第
２図（ｂ）はロータリエンコーダの出力波形図、第３図
は本発明の一実施例に用いるタイミング制御回路の一例
を示す回路図、第４図は第３図に示したタイミング制御
回路のタイミングチャート、第５図は本発明の一実施例
に用いる位相判別回路の一例を示す回路図、第６図は第
溶図に示した位相判別回路のタイミングチャート、第７
図は本発明の一実施例に用いるアップダウンカウンタの
一例を示す回路図を転≠第８図は本発明を説明するため
のカウンタ回路のブロック図である。１１０・・・・・・出力、１１１・・・・・・位相判別
回路、１１２・・・・・・アップダウンカウンタ、１１
３・・・・・・ラッチ回路、１１５・・・・・・ロータ
リエンコーダ、１１７・・・・・・アップカウントクロ
ック、１１８・・・・・・ダウンカウントクロック、１
１９・・・・・・計数値、１３０・・・・・・プロセッ
サ、２０１・・・・・・回路軸、２０２・・・・・・回
転ディスク、２０３・・・・・・スリット、３０４・・
・・・・タイミング制御回路、４４１・・・・・・パル
ス幅拡張回路、４１２・・・・・・遅延回路。代理人　弁理士　　内　原　　　晋茅　１　　回矛　２　図早　３　凹茅　４　閃＄！；　　閃井　ｂ　閏

Claims

【特許請求の範囲】

（１）入力信号に応じて計数動作するカウンタと、該カ
ウンタの出力の読み出しを指示する読み出し信号入力手
段と、前記カウンタの出力を入力しかつ外部に出力する
出力手段と、前記読み出し信号に応じて前記入力信号か
ら前記計数動作に必要な一定時間前記出力手段が前記カ
ウンタの出力を入力しないように制御する制御手段とを
有するカウンタ回路。
（２）前記出力手段は前記制御手段の出力に応じて前記
カウンタの前記出力を保持するラッチ回路である特許請
求の範囲第１項記載のカウンタ回路。
（３）前記制御手段は前記入力信号を所定時間遅延させ
る遅延回路と、該遅延回路の出力と前記読み出し信号と
に応じて前記出力手段が前記カウンタの出力を入力する
ようにする制御回路とを含んでいる特許請求の範囲第１
項若しくは第２項記載のカウンタ回路。
（４）前記制御回路は前記遅延回路と前記遅延回路の出
力が一方の入力端に印加される第１のＮＡＮＤゲートと、前記読み出し信号が一方の入力端に
印加される第２のＮＡＮＤゲートとを有し、前記第１の
ＮＡＮＤゲートの他方の入力端は前記第２のＮＡＮＤゲ
ートの出力に接続され、前記第２のＮＡＮＤゲートの他
方の入力端は前記第１のＮＡＮＤゲートの出力に接続さ
れ、前記第２のＮＡＮＤゲートの出力で前記出力手段を
制御するようにしている特許請求の範囲第３項記載のカ
ウンタ回路。
（５）前記制御回路は、前記遅延回路の前段に前記入力
信号のパルス幅拡張回路をさらに有している特許請求の
範囲第４項記載のカウンタ回路。
（６）前記カウンタは、位相の異なる２種類の信号をそ
の位相差に応じて加算若しくは減算する特許請求の範囲
第１項若しくは第２項記載のカウンタ回路。
（７）前記カウンタはロータリエンコーダで得られる前
記２種類の信号に応じて加算若しくは減算する特許請求
の範囲第６項記載のカウンタ回路。