JPS62173819A - 計数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は各種の計測手段として利用することができる
計数回路に関する。

「発明の背景」 各種の現象を電気信号としてとらえ、その電気信号をｉ
４ルス信号に変換し、ノ４ルス信号を計数し、その計数
値を累積加算するような計測システムが広く用いられて
いる。

このような計測システムにおいて計測時間が連続して長
い場合、カウンタのカウント値を必要に応じて取出し、
その取出したカウント値を利用して各種の制御或は処理
を施すことが行なわれる。

カウンタの計数値を必要に応じて取出すには従来よりカ
ウンタに記憶器を付設し、この記憶器にラッチ信号を与
えてその時点におけるカウンタの計数内容を取込む方法
が採られている。

「従来技術」 第４図及び第５図に従来の計数回路を示す。第４図に示
す例ではカウンタ（ｉ−ＩＡとＩＢの２台設け、これら
２台のカウンタＩＡとｌＢｔ”読出要求が発生する毎に
交互に動作させ、読出要求が出されたとき今まで計数動
作していた側のカウンタを休止させると共にそのカウン
タに付設した記憶器２Ａ又は２Ｂにラッチ信号を与え、
そのカウンタの計数値を記憶器に取込むように動作させ
るように構成したものである。尚３は入力信号、４は読
出要求信号を示す。また５は切換制御信号発生器、６Ａ
、６Ｂは信号切換器、７Ａ、７Ｂは遅延回路をそれぞれ
示す。

第５図の例は「特開昭６０−５１０２６号公報コで提案
された計数回路を示す。この公報記載の計数回路はカウ
ンタ１を高速カウンタＩＨと低速カウンタＩＬとに分割
すると共に、読出要求信号４が入力されたとき、ラッチ
信号発生器８において入力信号の立上シを待ってラッチ
信号９を発生させ、そのラッチ信号９を遅延回路７を通
じて記憶器２Ａと２Ｂに与える構成とした場合を示す。

「発明が解決しようとする問題点」 第４図に示した構造によれはカウンタがＩＡとＩＢの２
台必要とな多回路規模が大きくなって高価なものとなる
。更に読出要求信号４が与えられる毎に２台のカウンタ
ＩＡとＩＢが交互に休止状態に入るため休止状態に入る
ときと、休止状態から動作状態に戻るときとで±１カウ
ントの計数誤差が起きることがあシ、その計数誤差が蓄
積されていく欠点がある。

第５図に示した例ではカウンタｌは連続して計数動作す
るものであるから±１カウント誤差が発生する欠点は解
消される。

然し乍らこの構造による場合、記憶器２人と２Ｂに与え
るラッチ信号は第６図に示すように読出要求信号４が出
された時点からその次に入力される入力信号３の立上シ
までの期間Ｐだけ、ラッチ信号９の発生が遅れ、ラッチ
動作が待たされる。

このため入力信号が比較的速い周期のパルスの場合は特
に支障はないが、入力信号の繰返し間隔が比較的長く、
然もその発生がランダムな場合、読出要求信号４を与え
てもその時点の真の計数値を直ちに得ることができない
不都合が生じる。

「問題点を解決するための手段」 この発明ではカウンタに記憶器を付設し、カウンタの計
数値全記憶器に取込んで読出す方式の計数回路において
、記憶器に供給する読出要求信号の通路にカウンタのト
リがエツジからカウンタの遷移に要する時間だけ読出要
求信号の通過を阻止するラッチ禁止手段を設けると共に
、このラッチ禁止手段によって読出要求信号が禁止され
た状態でその禁止解除時に改めてカウンタにラッチ信号
全与える内部ラッチ信号発生手段を設けた構成としたも
のである。

この発明の構成によれば入力信号がカウンタに入力され
た時点或は入力されてからカウンタの状態が遷移してい
る状態で読出要求信号が入力されてもラッチ禁止手段に
よって読出要求信号が記憶器に入力されることを阻止す
る。禁止状態が解除されたとき内部ラッチ発生手段から
改めて内部ラッチ信号が出力され記憶器に与えられる。

よって禁止期間中て読出要求信号が出されてもわずかな
時間遅れてラッチ動作が行なわれ、その時点における計
数値を出力することができる。

尚、禁止期間以外の期間に読出要求信号が与えられた場
合は、その時点で直ちにラッチ動作が行ｆｒ＋１引入− このようにこの発明によればカウンタの遷移期間を除け
ば読出要求信号に応じて直ちにその時点の真の計数値を
読出すことができる。然もカウンタの遷移期間を除いて
ラッチ動作させるように構成したから±１カウントの誤
差を生じることなく記憶器に計数値を取込むことができ
る。

更にカウンタを読出要求の都度停止させないからカウン
タの計数値に±１カウントの誤差が累積されることはな
い。よって読出要求時点における真の計数値を正確に且
つ時間遅れなく読取ることができる利点が得られる。

「実施例」 第１図にこの発明の一実施例を示す。この発明において
はカウンタ１に記憶器２全付設し、この記憶器２に読出
要求信号を与えることによってカウンタ１の計数値を記
憶器２に取込み、この計数値を記憶器２から読出すよう
にした計数回路において、読出要求信号４の供給通路１
１にカウンタ１が遷移している状態で読出要求信号４の
通過を阻止するラッチ禁止手段１２’を設け、これと共
にラッチ禁止期間中に読出要求信号が与えられた場合に
ラッチ禁止手段１２の禁止状態が解除された時点で改め
て記憶器２にランチ信号を与える内部ラッチ信号発生手
段１３を設けたものである。尚１４は内部ラッチ信号発
生手段１３　ｉ　＋、１セットさせるリセット信号発生
手段を示す。

ラッチ禁止手段１２はこの例ではインバータ１２Ａと遅
延回路１２Ｂと、ナンド’ｒ−）１２Ｇと、アンドグー
）１２Ｄとによって構成した場合を示す。インバータ１
２Ａは入力信号３の極性を反転させ、その反転した信号
を遅延回路１２Ｂで遅延させる。遅延回路１２Ｂの遅延
量τ−はカウンタ１の遷移に要する時間に等しいか、こ
れよりわずかに長い時間に設定する。

ナンドケ”−ト１２Ｃには一方の入力端子に入力信号３
を与え、他方の入力端子にインバータ１２Ａと遅延回路
１２Ｂを通した信号１５（第２図Ｂ参照）を与える。こ
の結果ナンドｆ−ト１２Ｃの出力には第２図Ｃに示すよ
うに入力信号３の立上シから遅延回路１２Ｂの遅延時間
τの間り論理となる信号１６が出力される。この信号１
６をアンドダート１２Ｄの一方の入力端子に与え時間τ
の間アンドゲート１２Ｄｉ閉の状態に制御する。読出要
求信号通路１１はカウンタ３のトリガニツノ（入力信号
の立上シ）から時間τの期間閉に制御され読出要求信号
４の通過が阻止される。

アンドゲート１２Ｄの出力信号はラッチ禁止手段１２の
出力信号として内部ラッチ信号発生手段１３に与えられ
る。内部ラッチ信号発生手段１３はこの例ではＲ−Ｓフ
リップ７０ツグを用いた例で示す。ラッチ禁止手段工２
の出力信号はＲ−Ｓフリップフロップのセット端子Ｓに
与え、リセット端子Ｒにリセット手段１４の出力信号を
与える。

内部ラッチ信号発生手段１３の出力信号１７は記憶器２
のラッチ入力端子に与えられる。

このような構成において読出要求信号４が第２図の時間
軸上の前半に示すようにラッチ禁止期間τ以外の期間Ｑ
（第２図Ｅ）に入力されたとすると、この期間Ｑではア
ンドｒ−）１２Ｄに入力されている信号１６はＨ論理で
あるため読出要求信号４はラッチ禁止手段１２を通過し
内部ラッチ信号発生手段１３に与えられる。内部ラッチ
信号発生手段１３は読出要求信号４の立上シによってト
リがされ、第２図Ｆに示す内部ラッチ信号１７を出力す
る。

この内部ラッチ信号１７は記憶器２のラッチ入力端子に
与えられ、その立上シによって記憶器２にカウンタ１の
その時点における最新の計数値ＤＩを取込む。

これに対し、第２図Ｅの時間軸上の後半に示すようにラ
ッチ禁止期間τ中に読出要求信号４が入力されたとする
と、読出要求信号４はラッチ禁止手段によって通過が阻
止される。ラッチ禁止期間τが経過しラッチ禁止状態が
解除されるとラッチ禁止手段１２を構成するアンドデー
ト１２Ｄの入力が共にＨ論理となシ、その出力にＨ論理
を出力する。このＨ論理に立上るエツジにより内部ラッ
チ信号発生手段１３はトリがされ内部ラッチ信号１７Ａ
を出力する。

この内部ラッチ信号１７Ａの立上シのメイミングはラッ
チ禁止時間τを経過した時点となる。っ″！シカウンタ
ｌの状態が遷移した後、計数内容がＤｎに確定した時点
である。よって記憶器２はカウンタｌの遷移直後の計数
内容Ｄｎを取込む。尚内部ラッチ信号発生手段１３は読
出要求信号４がＬ論理に復帰した次の信号１６の立下っ
てリセットされる。

「発明の作用効果」 以上説明したようにこの発明によればカウンタエの遷移
期間（ラッチ禁止期間τと等価）を除けば読出要求信号
４が与えられ次第直ちにカウンタ１の計数内容全記憶器
２に取込むことができる。

またカウンタ１の遷移期間中に読出要求信号４が入力さ
れた場合は、カウンタ１の遷移が終了した時点でカウン
タ１の計数内容が記憶器２に取込まれる。

従って入力信号３が例えば第３図Ａに示すようにランダ
ムパルスで、然もその時間間隔が比較的長い場合でも読
出要求信号４の立上りから大きく遅れることなくつまり
フリップフロップの動作の遅れ分だけ遅れて内部ラッチ
信号１７（第３図Ｄ）が出力され、その時点の最新の計
数値Ｄ＋　ｋ第３図Ｅに示すように記憶器２に取込むこ
とができる。

またこの発明によればカウンタ１の遷移期間中は記憶器
２へのデータの取込を行なわない構成としたから±１カ
ウントの計数誤差を取込むことはない。然もカウンタ１
は連続して計数動作しているからカウンタ１の計数値に
±１カウントの計数値が累積されることもない。

よって読取要求に対して、その要求時点における最新の
計数内容を時間遅れなく読出すことができる利点が得ら
れる。

尚上述では内部ラッチ信号発生手段１３ｋＲ−Ｓフリッ
プフロップを用いた例を説明したが、その他の例えばＤ
形フリッグフロツプ、或はＪ−にフリップフロップを用
いて構成することもできる。

またカウンタ１を高速側（下桁側）と低速側（上位桁側
）とに分割しない例で説明したが、第５図に示したよう
に高速側と低速側に分割し、これ２ｆｘ＜Ｈ接続した形
式のカウンタにもこの発明を適用できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の詳細な説明するための波形図、第３図はこ
の発明の詳細な説明するための波形図、第４図及び第５
図は従来技術を説明するためのブロック図、第６図は従
来技術の欠点を説明するための波形図である。 １：カウンタ、２：記憶器、３：入力信号、４：読出要
求信号、１１：読出要求信号通路、１２：ラッチ禁止手
段、１３：内部ラッチ信号発生手段、１４：リセット手
段、１７．１７Ａ：内部ラッチ信号。

Claims (1)

【特許請求の範囲】
1. （１）Ａ、入力信号を計数するカウンタと、Ｂ、このカ
   ウンタの計数値をラッチする記憶器と、 Ｃ、この記憶器に供給する読出要求信号の通路に設けら
   れ上記カウンタのトリガエッジ からカウンタの遷移に要する時間だけ読出 要求信号の通過を阻止するラッチ禁止手段 と、 Ｄ、このラッチ禁止手段によって読出要求信号が禁止さ
   れた状態でその禁止解除時に改 めて上記カウンタにラッチ信号を与える内 部ラッチ信号発生手段と、 から成る計数回路。