JPH07264152A - フレームマッピング／デマッピング方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 簡単な制御及び回路構成でビットパラレルデ
ータの並び替えを容易かつ高速に行う。 【構成】 送信フレームデータＳＯＴの列を計数するカ
ウンタ２６と、マッピング処理に同期して入力する第１
位相の送信データＳＤＴ₁ を１クロック分遅らせて第２
位相の送信データＳＤＴ₂ を形成する遅延手段２３と、
マッピング処理のコード情報ＣＤを出力するコード化部
２７と、コード化部２７のコード情報に従って第１，第
２位相の送信データから対応するデータビットを抽出
し、これらを送信フレームデータにマッピングするマッ
ピング回路部２４とを備え、コード化部２７は現時点の
コード情報とカウンタ２６の各所定のカウント値ＣＮと
スタッフ調整有無の制御信号ＳＣに基づきコード情報を
更新する。受信側では現時点のコード情報とカウンタ３
６の各所定のカウント値ＣＮとスタッフ調整有無の検出
信号ＳＤに基づきコード情報を更新する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフレームマッピング／デ
マッピング方式に関し、更に詳しくは送信データを所定
フレームフォーマットの送信フレームデータにビットパ
ラレルでマッピングするフレームマッピング方式、及び
所定フレームフォーマットの受信フレームデータをビッ
トパラレルでデマッピングして受信データを取り出すフ
レームデマッピング方式に関する。

【０００２】ＣＣＩＴＴは、ＩＳＤＮの進展に合わせ、
各種速度の信号を柔軟に同期多重化できる同期ディジタ
ルハイアラーキ（ＳＤＨ：Synchronous Digital Hierar
chy)を定義すると共に、基本となるＳＴＭ(Synchronous
Trnsport Module) −１フレームのインタフェース速度
を（９行×２７０列×８ビット）／１２５μＳ＝１５
５．５２Ｍｂｐｓと定め、世界中の網間接続をＳＴＭ−
Ｎフレーム（Ｎ×１５５．５２Ｍｂｐｓ）のインタフェ
ース速度で標準化している。

【０００３】従って、例えば欧州のＤ４レベルの回線
（１３９．２６４Ｍｂｐｓ）をＳＴＭ−１レベルの回線
（１５５．５２Ｍｂｐｓ）に接続する際には、伝送速度
及びフレームフォーマットが異なるためにこれらの間で
整合を取る必要があり、複雑なデータの並び替え（フレ
ームマッピング／デマッピング）が必要になる。

【０００４】

【従来の技術】従来は、実質ビット毎の煩雑なデータの
並び替えを列毎に規定した変換規則に従って送信フレー
ムへのマッピング及び受信フレームからのデマッピング
を行っていた。

【０００５】

【発明が解決しようとする課題】しかし、例えばＳＴＭ
−１のフレームフォーマットは複雑であり、かつ１フレ
ームに搭載されるデータ量は多い。従って、上記従来方
式によるマッピング／デマッピングの回路構成は極めて
複雑かつ膨大なものとなっていた。本発明の目的は、簡
単な制御及び回路構成でデータの並び替えが容易かつ高
速に行えるフレームマッピング／デマッピング方式を提
供することにある。

【０００６】

【課題を解決するための手段】上記の課題は図１の
（Ａ）の構成により解決される。即ち、本発明（１）の
フレームマッピング方式は、送信データを所定フレーム
フォーマットの送信フレームデータにビットパラレルで
マッピングするフレームマッピング方式において、送信
フレームデータＳＯＴの列をシーケンシャルに計数する
カウンタ２６と、マッピング処理に同期してメモリ５か
ら読み出した第１位相の送信データＳＤＴ₁を１クロッ
ク分遅らせて第２位相の送信データＳＤＴ₂ を形成する
遅延手段２３と、マッピング処理の規則性を表すコード
情報ＣＤを出力するコード化部２７と、コード化部２７
の出力のコード情報ＣＤに従って前記第１及び第２位相
の各送信データＳＤＴ₁ ，ＳＤＴ₂ から対応するデータ
ビットを抽出し、これらを送信フレームデータＳＯＴに
実時間でマッピングするマッピング回路部２４とを備
え、前記コード化部２７は現時点の出力のコード情報Ｃ
Ｄとカウンタ２６の各所定のカウント値ＣＮとに基づい
て前記コード情報ＣＤを更新するものである。

【０００７】また上記の課題は図１の（Ｂ）の構成によ
り解決される。即ち、本発明（３）のフレームデマッピ
ング方式は、所定フレームフォーマットの受信フレーム
データをビットパラレルでデマッピングして受信データ
を取り出すフレームデマッピング方式において、受信フ
レームデータＲＤＴの列をシーケンシャルに計数するカ
ウンタ３６と、デマッピング処理に同期してメモリ１３
から読み出した第１位相の受信フレームデータＲＤＴ₁
を１クロック分遅らせて第２位相の受信フレームデータ
ＲＤＴ₂ を形成する遅延手段３３と、デマッピング処理
の規則性を表すコード情報ＣＤを出力するコード化部３
７と、コード化部３７の出力のコード情報ＣＤに従って
前記第１及び第２位相の各受信フレームデータＲＤ
Ｔ₁ ，ＲＤＴ ₂ から対応するデータビットを抽出し、こ
れらを受信データＲＤに実時間でデマッピングするデマ
ッピング回路部３４とを備え、前記コード化部３７は現
時点の出力のコード情報ＣＤとカウンタ３６の各所定の
カウント値ＣＮとに基づいて前記コード情報ＣＤを更新
するものである。

【０００８】

【作用】図１の（Ａ）の本発明（１）のフレームマッピ
ング方式において、カウンタ２６は、例えば送信側のフ
レーム同期パルスＦＰによりリセットされ、かつ送信側
に同期した所定のクロック信号ＣＫを計数することによ
り、送信フレームデータＳＯＴの列をシーケンシャルに
計数する。遅延手段２３はマッピング処理に同期してメ
モリ５から読み出した第１位相の送信データＳＤＴ₁ を
１クロック分遅らせて第２位相の送信データＳＤＴ₂ を
形成する。

【０００９】一般に、ある列の送信フレームデータＳＯ
Ｔにフレームフォーマット固有のデータ（ＰＯＨ等）が
挿入されると、第１位相の送信データＳＤＴ₁ はこの固
有データの後ろにマッピングしなくてはならない。その
結果、第１位相の送信データＳＤＴ₁ の後半の部分はこ
の列の送信フレームデータＳＯＴにはマッピングできな
くなる。そこで、予め第２位相の送信データＳＤＴ₂ を
形成しておき、前の列でマッピングできなかった部分の
送信データを第２位相の送信データＳＤＴ₂ から取り出
す。

【００１０】コード化部２７はマッピング処理の規則性
を表すコード情報ＣＤを出力し、一方、マッピング回路
部２４はコード化部２７の出力のコード情報ＣＤに従っ
て前記第１及び第２位相の各送信データＳＤＴ₁ ，ＳＤ
Ｔ₂ から対応するデータビットを抽出し、これらを送信
フレームデータＳＯＴに実時間でマッピングする。とこ
ろで、上記のようなフレームフォーマット固有のデータ
の挿入は実際には周期的にしか発生しないから、これら
の区間におけるデータの入替方法は一定と見なせる。し
かも、各固有データの挿入位置は予め既知であるから、
その位置をカウンタ２６の各所定のカウント値ＣＮによ
って特定できる。

【００１１】そこで、コード化部２７は、この単純化し
た規則性に基づき、現時点の出力のコード情報ＣＤとカ
ウンタ２６の各所定のカウント値ＣＮとに基づいて前記
コード情報ＣＤを更新する。即ち、例えばカウント値Ｃ
Ｎ＝４、コード情報ＣＤ＝０で始まった一定のマッピン
グ方法は、変更が必要となるＣＮ＝８のタイミングに、
直前のＣＮ＝７、ＣＤ＝０の条件で新たなコード情報Ｃ
Ｄ＝１に更新される。以下、同様にしてコード情報ＣＤ
（マッピング方法）の更新を行うと共に、フレームフォ
ーマットの周期性に応じてコード情報ＣＤは最初のＣＤ
＝０に戻る。

【００１２】本発明によれば、共通のマッピング方法に
対する制御を上記の如く単純化した規則性によりコード
化したので、コード化部２７及びマッピング回路部２４
の各回路構成を大幅に簡略化できる。また、どのような
フレームフォーマットへのマッピングでも容易に対処
（回路設計）できる。なお、メモリ５が記憶する送信デ
ータＳＤＴは他の伝送路から受信した受信データとは限
らず、予めオフラインで形成した送信データでも良い。

【００１３】また好ましくは、受送信間の伝送クロック
信号ＣＫ₁ ，ＣＫ₂ を比較することによりスタッフ調整
有無の制御信号ＳＣを形成するスタッフ制御部２５を更
に備え、コード化部２７は現時点の出力のコード情報Ｃ
Ｄとカウンタ２６の各所定のカウント値ＣＮとスタッフ
調整有無の制御信号ＳＣとに基づいて前記コード情報Ｃ
Ｄを更新する。

【００１４】例えばＳＴＭ−１フレームへのマッピング
では、受送信の速度差の累積によって送信フレームの所
定の可変スタッフビットＳの位置に送信データビットを
書き込めなくなったような場合には、代わりにダミービ
ットを書き込み、その後に送信データビットを書き込む
ことを行う。このため、その後のマッピングは１ビット
ずらして行う必要がり、マッピング制御は実質ビット毎
の煩雑なもとなる。しかも、ダミービットを書き込む
か、又は送信データビットを書き込むかは、その時の伝
送状態に応じて時々刻々と変化するから、これによりマ
ッピング制御は格段に複雑なものとなる。

【００１５】かかる場合でも、本発明によればコード化
部２７は現時点の出力のコード情報ＣＤとカウンタ２６
の各所定のカウント値ＣＮとスタッフ調整有無の制御信
号ＳＣとに基づいて前記コード情報ＣＤを更新するの
で、そのマッピング制御は本発明（１）によるマッピン
グ制御が制御信号ＳＣの１／０に従って単に枝別れする
だけの簡単なものとなる。

【００１６】即ち、例えばカウント値ＣＮ＝４、コード
情報ＣＤ＝０、スタッフ調整有無の制御信号ＳＣ＝０で
始まったマッピング方法は、途中の更新を経た後、スタ
ッフ調整有無に応じて変更が必要となるＣＮ＝８６のタ
イミングには、直前のＣＮ＝８５、ＣＤ＝ｙ（但し、ｙ
は直前の値）、ＳＣ＝０又は１の条件により新たなコー
ド情報ＣＤ＝４又は１１に単に枝別れするだけである。
以下、同様にしてコード情報ＣＤ（マッピング方法）の
更新を行うと共に、フレームフォーマットの周期性に応
じてコード情報ＣＤはいずれは最初のＣＤ＝０に戻る。

【００１７】図１の（Ｂ）の本発明（３）のフレームデ
マッピング方式において、カウンタ３６は、例えば受信
データＲＤＴの同期検出を行ったパルス信号ＦＰにより
リセットされ、かつ送信側に同期した所定のクロック信
号ＣＫを計数することにより、受信フレームデータＲＤ
Ｔの列をシーケンシャルに計数する。遅延手段３３はデ
マッピング処理に同期してメモリ１３から読み出した第
１位相の受信フレームデータＲＤＴ₁ を１クロック分遅
らせて第２位相の受信フレームデータＲＤＴ₂を形成す
る。コード化部３７はデマッピング処理の規則性を表す
コード情報ＣＤを出力すると共に、デマッピング回路部
３４はコード化部３７の出力のコード情報ＣＤに従って
前記第１及び第２位相の各受信フレームデータＲＤ
Ｔ₁ ，ＲＤＴ ₂ から対応するデータビットを抽出し、こ
れらを受信データＲＤに実時間でデマッピングする。そ
して、前記コード化部３７は現時点の出力のコード情報
ＣＤとカウンタ３６の各所定のカウント値ＣＮとに基づ
いて前記コード情報ＣＤを更新する。

【００１８】また好ましくは、受信フレームデータに含
まれる所定のスタッフ制御ビット信号Ｃを検査すること
によりスタッフ調整有無の検出信号ＳＤを形成するスタ
ッフ検出部３５を更に備え、コード化部３７は現時点の
出力のコード情報ＣＤとカウンタ３６の各所定のカウン
ト値ＣＮとスタッフ調整有無の検出信号ＳＤとに基づい
て前記コード情報を更新する。

【００１９】また好ましくは、所定フレームフォーマッ
トはＳＴＭ−１フレームフォーマットである。

【００２０】

【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図２は実施例のフレー
ムマッピング／デマッピング方式のシステム構成を示す
図で、図においてシステムの送信側における１はＣＭＩ
ユニポーラ変換部（Ｃ／Ｕ）、２は復号部（ＤＥＣ）、
３は１→８のシリアルパラレル変換部（Ｓ／Ｐ）、４は
８→２４のシリアルパラレル変換部（Ｓ／Ｐ）、５はＦ
ＩＦＯ等からなるエラスティックメモリ（ＥＭ）、６は
マッピング部、７は２４→６のパラレルシリアル変換部
（Ｐ／Ｓ）、８は６→１の多重部である。

【００２１】またシステムの受信側における１１は１→
６の分岐部、１２は６→２４のシリアルパラレル変換部
（Ｓ／Ｐ）、１３はＦＩＦＯ等からなるエラスティック
メモリ（ＥＭ）、１４はデマッピング部、１５は２４→
８のパラレルシリアル変換部（Ｐ／Ｓ）、１６は８→１
のパラレルシリアル変換部（Ｐ／Ｓ）、１７は符号部
（ＣＯＤ）、１８はユニポーラＣＭＩ変換部（Ｕ／Ｃ）
である。

【００２２】システムの送信側において、受信信号Ｄ４
（１３９．２６４Ｍｂｐｓ）は、Ｃ／Ｕ１，ＤＥＣ２，
Ｓ／Ｐ３，４を介して２４ビット（５．８０３Ｍｂｐ
ｓ）のパラレルデータに変換され、ＥＭ５でクロック信
号を乗り換える。更に、マッピング部６でＳＴＭ−１フ
レームフォーマットの２４ビットパラレルデータにマッ
ピングされ、しかる後Ｐ／Ｓ７，多重部８を介して送信
信号ＳＴＭ−１（１５５．５２Ｍｂｐｓ）に変換され
る。

【００２３】またシステムの受信側において、受信信号
ＳＴＭ−１（１５５．５２Ｍｂｐｓ）は、分岐部１１，
Ｓ／Ｐ１２を介して２４ビット（６．４８Ｍｂｐｓ）の
パラレルデータに変換され、ＥＭ１３でクロック信号を
乗り換える。更にデマッピング部１４でＤ４フォーマッ
トの２４ビットパラレルデータにデマッピングされ、し
かる後Ｐ／Ｓ１５，１６，ＣＯＤ７，Ｕ／Ｃ１８を介し
て出力信号Ｄ４（１３９．２６４Ｍｂｐｓ）に変換され
る。

【００２４】図１９にＳＴＭ−１のフレーム構成を示
す。ＳＴＭ−１フレームは網管理情報を伝送するオーバ
ヘッド部（９行×９バイト）と主信号を伝送するペイロ
ード部ＳＰＥ（９行×２６１バイト）から成っており、
このペイロード部ＳＰＥに規格化されたバーチャルコン
テナＶＣ（VirtualContainer)をマッピングして伝送す
る。

【００２５】図２０にＳＴＭ−１ＳＰＥの一例のフレー
ム構成を示す。ＳＰＥの各行には、８ビットのパスオー
バッヘドＰＯＨ及び、各１０４ビットから成るＷ，Ｘ，
Ｙ、Ｙ，Ｙ，Ｘ，Ｙ，Ｙ，Ｙ，Ｘ，Ｙ，Ｙ，Ｙ，Ｘ，
Ｙ，Ｙ，Ｙ，Ｘ，Ｙ，Ｚの各データが順にマッピングさ
れる。Ｗ〜Ｚの各頭部には図示のようなＳＴＭ−１フレ
ームに固有のビットパターンデータが含まれている。Ｘ
中のＣビットは所謂スタッフ制御ビットであり、ＳＰＥ
の各行に５ビット分含まれている。送受信間の速度差に
基づく伝送クロック間のずれ（ジッタ）を調べ、該ずれ
が所定以上の場合はＣビットに「１」を書き込んでスタ
ッフ調整有りとする。また所定より小さい場合はＣビッ
トに「０」を書き込んでスタッフ調整無しとする。更に
Ｚ中のＳビットは所謂可変スタッフビットであり、この
位置にはスタッフ調整有り（Ｃ＝１）の場合はダミービ
ットを、またスタッフ調整無し（Ｃ＝０）の場合はＤ４
データ中の１ビットデータを書き込む。なお、図のＳＰ
Ｅは一例を示すものであり、ＰＯＨの位置は左右に動き
得る。

【００２６】図３は実施例のマッピング部６のブロック
図で、図において２２はエラスティックメモリ５の読出
制御部、２３は遅延手段のレジスタ（ＲＥＧ）、２４は
マッピング回路部、２５はスタッフ制御部、２５₁ は位
相比較部、２５₂ は積算部、２５₃ は比較部、２５₄ は
タイミング発生部（ＴＧ）、２５₅ ，２５₆ はフリップ
フロップ（ＦＦ）、２６はカウンタ（ＣＴＲ）、２７は
コード化部、２７₁ はシーケンサ、２７₂ はレジスタ
（ＲＥＧ）である。

【００２７】カウンタ２６は出力（送信）側のフレーム
同期パルス信号ＦＰによりリセットされ、該パルス信号
ＦＰに同期したクロック信号ＣＫ（６．４８ＭＨ_Z ）に
よりカウントアップする。即ち、カウンタ２６のカウン
ト信号ＣＮはＳＴＭ−１フレームデータを２４ビットづ
つマッピング形成する際の列番号を表す。読出制御部２
２はカウント信号ＣＮの各所定の区間に付勢されてクロ
ック信号ＣＫによりＥＭ５より各２４ビットのＤ４デー
タを読み出す。ＥＭ５から読み出されたＤ４データは第
１位相のデータＳＤＴ１〜ＳＤＴ２４及びレジスタ２３
により１ＣＫ位相だけ遅れた第２位相のデータＳＤＴ２
５〜ＳＤＴ４８となって夫々マッピング回路部２４に入
力する。

【００２８】マッピング回路部２４は入力の第１，第２
位相の各データＳＤＴ１〜ＳＤＴ２４，ＳＤＴ２５〜Ｓ
ＤＴ４８を同時に見ながら後述の単純化されたマッピン
グ処理の規則性を表すコードデータＣＤに従ってＳＴＭ
−１フレームフォーマットへのマッピング（データ入
替）を行う。その際には、後にＳＯＨ，ＰＯＨ及びＸ〜
Ｚ中の各Ｃ，Ｓ，Ｒ，Ｏビットが夫々所定の位置に上書
きされる。

【００２９】スタッフ制御部２５はＣビット，Ｓビット
の書込制御を行う。即ち、タイミング発生部２５₄ はカ
ウント信号ＣＮに基づいて、例えば、ＳＴＭ−１フレー
ムの各行のＰＯＨから最初のＸの頭部（ＣＲＲＲＲＲＯ
Ｏビット）に含まれるＣビットの前までの間でＯＮとな
るようなゲート信号Ｇと、遅くとも前記Ｃビットのタイ
ミングにはＯＮとなるようなパルス信号ｔ₁ と、次のタ
イミングにＯＮとなるようなパルス信号ｔ₂ とを発生す
る。

【００３０】位相比較部２５₁ は受送信の伝送クロック
信号ＣＫ₁ （１３９．２６４ＭＨ_Z）とＣＫ₂ （１５
５．５２ＭＨ_Z ）との間の位相を比較して位相誤差信号
を出力し、積算部２５₂ はゲート信号ＧがＯＮの区間の
位相誤差信号を積算する。比較部２５₃ は積算部２５₂
の出力と所定閾値Ｔ_H1とを比較して出力≧Ｔ_H1か否かを
判別する。ＦＦ２５₅ は出力≧Ｔ_H1の場合はパルス信号
ｔ₁ のタイミングにＣビット＝１を保持し、それ以外の
場合はＣビット＝０を保持する。次いでＦＦ２５ ₆ はパ
ルス信号ｔ₂ のタイミングにＣビット＝１の場合はスタ
ッフ調整有無の制御信号ＳＣ＝１（スタッフ有り）を保
持し、Ｃビット＝０の場合はＳＣ＝０（スタッフ無し）
を保持する。なお、この実施例ではＦＦ２５₅ ，２５₆
はＳＴＭ−１フレームの各行のＰＯＨの始まりで発生す
るようなリセットパルス信号（不図示）によりリセット
されるものとする。

【００３１】コード化部２７において、シーケンサ２７
₁ は各所定のカウント信号ＣＮと、スタッフ調整有無の
制御信号ＳＣと、現時点のコード情報ＣＤとに基づいて
新たなコード情報ＣＤを発生し、これをレジスタ２７₂
にロードする。図４〜図９は実施例の送信側マッピング
のタイミングチャート（１）〜（６）である。なお、こ
の例はスタッフ調整有無の制御信号ＳＣ＝０（スタッフ
無し）の場合を示している。また、図４〜図９を通して
各コードデータＣＤはＤ４データの入替えの規則性のみ
に対応したものであり、ＳＯＨ，ＰＯＨ及びＸ〜Ｚ中の
各Ｃ，Ｓ，Ｒ，Ｏビットについては後に上書される。

【００３２】図４において、上２段には入力の第１，第
２位相の入力データＳＤＴ１〜ＳＤＴ２４，ＳＤＴ２５
〜ＳＤＴ４８を示し、下段にはマッピング後の出力デー
タＳＯＴ１〜ＳＯＴ２４を示す。カウント信号ＣＮ＝０
〜２の列にはＳＴＭ−１フレームの１行目のＳＯＨ（即
ち、Ａ１，Ａ２及びＣ１バイト）の各データが後に上書
きされる。ＣＮ＝３ではＥＭ５から最初のＤ４データＳ
ＤＴ１〜ＳＤＴ２４が読み出される。一方、コード化部
２７は、ＣＮ＝２，ＣＤ＝ｘ（初期値），ＳＣ＝０の条
件で、ＣＮ＝３のタイミングにＣＤ＝０を発生する。マ
ッピング回路部２４は、ＣＤ＝０に従い、出力データＳ
ＯＴ１〜ＳＯＴ８には第２位相の入力データＳＤＴ４１
〜ＳＤＴ４８をマッピングし、かつ出力データＳＯＴ９
〜ＳＯＴ２４には第１位相の入力データＳＤＴ１〜ＳＤ
Ｔ１６をマッピングする。この関係はＣＮ＝７まで変わ
らない。なお、ＣＮ＝３のＰＯＨ（Ｊ１バイト）及びＣ
Ｎ＝７のＸ（即ち、ＣＲ〜ＯＯビット）については後に
上書される。

【００３３】次にコード化部２７は、ＣＮ＝７，ＣＤ＝
０，ＳＣ＝０の条件で、ＣＮ＝８のタイミングにＣＤ＝
１を発生する。マッピング回路部２４は、ＣＤ＝１に従
い、出力データＳＯＴ１〜ＳＯＴ１６には第２位相の入
力データＳＤＴ３３〜ＳＤＴ４８をマッピングし、かつ
出力データＳＯＴ１７〜ＳＯＴ２４には第１位相の入力
データＳＤＴ１〜ＳＤＴ８をマッピングする。この関係
はＣＮ＝１１まで変わらない。

【００３４】次にコード化部２７は、ＣＮ＝１１，ＣＤ
＝１，ＳＣ＝０の条件で、ＣＮ＝１２のタイミングにＣ
Ｄ＝２を発生する。マッピング回路部２４は、ＣＤ＝２
に従い、出力データＳＯＴ１〜ＳＯＴ２４に第２位相の
入力データＳＤＴ２５〜ＳＤＴ４８をマッピングする。
この関係は図５のＣＮ＝１５まで変わらない。なお、Ｃ
Ｎ＝１２のＹ（即ち、ＲＲ〜ＲＲビット）については後
に上書される。

【００３５】図５において、コード化部２７は、ＣＮ＝
１５，ＣＤ＝２，ＳＣ＝０の条件で、ＣＮ＝１６のタイ
ミングにＣＤ＝３を発生する。なお、このＣＮ＝１６で
は入出力伝送信号間の速度差を吸収するために読出制御
部２２はＥＭ５のデータ読出を一回休止し、同時にレジ
スタ２３へのデータセットを一回休止する。従って、第
１，第２位相の入力データＳＤＴ１〜ＳＤＴ２４，ＳＤ
Ｔ２５〜ＳＤＴ４８の各内容はＣＮ＝１５と１６とで同
一である。以下、この状態を矢印記号（↑）で示す。

【００３６】マッピング回路部２４は、ＣＤ＝３に従
い、出力データＳＯＴ１〜ＳＯＴ８には第１位相の入力
データＳＤＴ１〜ＳＤＴ８をマッピングし、かつ出力デ
ータＳＯＴ９〜ＳＯＴ１６には第１位相の入力データＳ
ＤＴ１７〜ＳＤＴ２４をマッピングし、かつ出力データ
ＳＯＴ１７〜ＳＯＴ２４には第１位相の入力データＳＤ
Ｔ９〜ＳＤＴ１６をマッピングする。なお、ＣＮ＝１６
のＹ（即ち、ＲＲ〜ＲＲビット）については後に上書さ
れる。以下、上記同様にしてデータ入替の規則性の変化
に応じて逐次新たなコードデータＣＤを発生し、図９に
至る。

【００３７】図９において、ＣＮ＝８５の出力データＳ
ＯＴ１７〜ＳＯＴ２４には、上記のスタッフ無し（ＳＣ
＝０）の仮定により、Ｚ（＝ＤＤＤＤＤＤＳＲで始ま
る）の７番目のビットＳにはＤ４データのビットＤ７が
マッピングされることになる。なお、８番目のビットＲ
については後に上書される。そして、コード化部２７
は、ＣＮ＝８５，ＣＤ＝ｙ（直前の値），ＳＣ＝０の条
件で、ＣＮ＝８６のタイミングにＣＤ＝４を発生する。

【００３８】マッピング回路部２４は、ＣＤ＝４に従
い、出力データＳＯＴ１〜ＳＯＴ９（９ビット分）には
第２位相の入力データＳＤＴ４０〜ＳＤＴ４８をマッピ
ングし、かつ出力データＳＯＴ１０〜ＳＯＴ２４（１５
ビット分）には第１位相の入力データＳＤＴ１〜ＳＤＴ
１５をマッピングする。このように、スタッフ無しの場
合はＲビットの挿入により次の列からのデータ入替は１
ビット分ずれると共に、データ入替のビット数も８ビッ
トの倍数では無くなる。即ち、実質ビット毎の入替制御
が必要になる。そして、この関係はＣＮ＝８９まで変わ
ず、コード化部２７は、ＣＮ＝８９，ＣＤ＝４，ＳＣ＝
０（但し、この判定ではＳＣ＝０の条件は必ずしも必要
ではない）の条件で、ＣＮ＝９０（即ち、ＳＴＭ−１フ
レームの２行目の始め）のタイミングにＣＤ＝５を発生
する。

【００３９】なお、図示しないが、スタッフ有り（ＳＣ
＝１）の場合は、Ｚの７番目のビットＳにはダミービッ
トＳが後に上書される。そこで、この場合のコード化部
２７は、ＣＮ＝８５，ＣＤ＝ｙ（直前の値），ＳＣ＝１
の条件で、ＣＮ＝８６のタイミングにＣＤ＝１１を発生
する。マッピング回路部２４は、ＣＤ＝１１に従い、出
力データＳＯＴ１〜ＳＯＴ１０（１０ビット分）には第
２位相の入力データＳＤＴ３９〜ＳＤＴ４８をマッピン
グし、かつ出力データＳＯＴ１１〜ＳＯＴ２４（１４ビ
ット分）には第１位相の入力データＳＤＴ１〜ＳＤＴ１
４をマッピングする。即ち、スタッフ有りの場合はＳ，
Ｒビットの挿入により次の列からのデータ入替は２ビッ
ト分ずれると共に、同様にしてデータ入替のビット数も
８ビットの倍数では無くなる。そして、この関係はＣＮ
＝８９まで変わず、コード化部２７は、ＣＮ＝８９，Ｃ
Ｄ＝１１，ＳＣ＝１（但し、この判定ではＳＣ＝１の条
件は必ずしも必要ではない）の条件で、ＣＮ＝９０のタ
イミングにＣＤ＝９を発生する。以下、同様である。

【００４０】図１０は実施例の送信側のコード化の規則
性を示す図である。上記の如く図４〜図９のスタッフ無
しの場合はＳＴＭ−１フレームの１行目のマッピングの
コードデータはＣＤ＝０（円で囲まれる数字）に始まり
ＣＤ＝４で終わった。そして２行目のマッピングはＣＤ
＝５で始まる。右向きの矢印（１）はスタッフ無しの場
合の遷移先を示しており、もし各行のマッピングで全て
スタッフ無しの場合は、８行目のマッピングはＣＤ＝３
１で始まりＣＤ＝２で終わることになる。そして、９行
目のマッピングは点線の矢印（３）が指す行先Ａ、即
ち、ＣＤ＝０に戻ることを示している。

【００４１】一方、スタッフ有りの場合は１行目のマッ
ピングのコードデータはＣＤ＝０に始まりＣＤ＝１１で
終わった。そして２行目のマッピングはＣＤ＝９で始ま
る。下向きの矢印（２）はスタッフ有りの場合の遷移先
を示しており、もし各行のマッピングで全てスタッフ有
りの場合は、３行目のマッピングはＣＤ＝２０で始まり
ＣＤ＝２６で終わることになる。そして、４行目のマッ
ピングは点線の矢印（３）が指す行先Ｄ、即ち、ＣＤ＝
２７で始まることを示している。

【００４２】実際上は、スタッフ無しとスタッフ有りの
場合とが任意に混在するが、コード化部２７はいかなる
場合でも図１０の規則性に従って全ての行き先を見つ
け、マッピング処理を完了する。図１１は実施例のデマ
ッピング部１４のブロック図で、図において３２はエラ
スティックメモリ１３の読出制御部、３３は遅延手段の
レジスタ（ＲＥＧ）、３４はデマッピング回路部、３５
はスタッフ検出部、３５₁ はカウンタ（ＣＴＲ）、３５
₂ はコンパレータ（ＣＭＰ）、３５₃ はタイミング発生
部（ＴＧ）、３５ ₄ はフリップフロップ（ＦＦ）、３６
はカウンタ（ＣＴＲ）、３７はコード化部、３７₁ はシ
ーケンサ、３７₂ はレジスタ（ＲＥＧ）である。

【００４３】カウンタ３６は、例えば受信データＲＤＴ
の同期検出を行ったパルス信号ＦＰによりリセットさ
れ、該パルス信号ＦＰに同期したクロック信号ＣＫ
（６．４８ＭＨ_Z ）によりカウントアップする。即ち、
カウンタ３６のカウント信号ＣＮはＳＴＭ−１データを
２４ビットづつデマッピング処理する際の列番号を表
す。読出制御部３２はカウント信号ＣＮの各所定の区間
に付勢されてクロック信号ＣＫによりＥＭ１３より各２
４ビットのＳＴＭ−１データを読み出す。ＥＭ１３から
読み出されたＳＴＭ−１データは第１位相のデータＲＤ
Ｔ１〜ＲＤＴ２４及びレジスタ３３により１ＣＫ位相だ
け遅れた第２位相のデータＲＤＴ２５〜ＲＤＴ４８とな
って夫々デマッピング回路部３４に入力する。

【００４４】デマッピング回路部３４は入力の第１，第
２位相の各データＲＤＴ１〜ＲＤＴ２４，ＲＤＴ２５〜
ＲＤＴ４８を同時に見ながら後述の単純化されたデマッ
ピング処理の規則性を表すコードデータＣＤに従ってＤ
４データへのデマッピング（データ入替）を行う。スタ
ッフ検出部３５はＳＴＭ−１フレームの各行に含まれる
の５個のＣビットが「１」か否かを多数決により調べる
ことでスタッフ調整有無の状態を検出する。即ち、タイ
ミング発生部３５₃ はカウント信号ＣＮに基づいて、例
えば、ＳＴＭ−１フレームの各行のＰＯＨでＯＮとなる
ようなリセットパルス信号ｔ₃ と、各行の各Ｘの頭部
（ＣＲＲＲＲＲＯＯビット）に含まれるＣビットのタイ
ミングにＯＮとなるようなパルス信号ｔ₄ と、遅くとも
各行のＺの頭部（ＤＤＤＤＤＤＳＲビット）に含まれる
ＳビットのタイミングにはＯＮとなるようなパルス信号
ｔ₅ とを発生する。なお、この実施例ではＦＦ３５₄ は
リセットパルス信号ｔ₃によりリセットされるものとす
る。

【００４５】カウンタ３５₁ はＳＴＭ−１フレームの各
行に含まれる５個のＣビット＝１を計数し、コンパレー
タ３５₂ は計数値≧３（Ｔ_H2）か否かを判別する。ＦＦ
３５ ₄ は計数値≧３の場合はパルス信号ｔ₅ のタイミン
グにスタッフ調整有無の検出信号ＳＤ＝１（スタッフ有
り）を保持し、計数値≧３でない場合はＳＤ＝０（スタ
ッフ無し）を保持する。なお、スタッフ検出部３５に入
力するＣビットはデマッピング回路部３４から得てもよ
い。

【００４６】コード化部３７において、シーケンサ３７
₁ は各所定のカウント信号ＣＮと、スタッフ調整有無の
検出信号ＳＤと、現時点のコード情報ＣＤとに基づいて
新たなコード情報ＣＤを発生し、これをレジスタ３７₂
にロードする。図１２〜図１７は実施例の受信側デマッ
ピングのタイミングチャート（１）〜（６）である。な
お、この例はスタッフ調整有無の検出信号ＳＤ＝１（ス
タッフ有り）の場合を示している。また図１２〜図１７
を通して各コードデータＣＤはＤ４データの入替えの規
則性のみに対応したものである。

【００４７】図１２において、上２段には入力の第１，
第２位相の入力データＲＤＴ１〜ＲＤＴ２４，ＲＤＴ２
５〜ＲＤＴ４８を示し、下段にはデマッピング後の出力
データＲＯＴ１〜ＲＯＴ２４を示す。カウント信号ＣＮ
＝０〜３の列のＳＯＨ（即ち、Ａ１，Ａ２及びＣ１バイ
ト）の各データはデマッピング回路部３４より出力さ
れ、システムによって利用される。コード化部３７は、
ＣＮ＝３，ＣＤ＝ｘ（初期値），ＳＤ＝０（即ち、この
時点ではスタッフ有／無は検出されていないので０）の
条件で、ＣＮ＝４のタイミングにＣＤ＝０を発生する。
デマッピング回路部３４は、ＣＤ＝０に従い、出力デー
タＲＯＴ１〜ＲＯＴ１６には第２位相の入力データＲＤ
Ｔ３３〜ＲＤＴ４８をデマッピングし、かつ出力データ
ＲＯＴ１７〜ＲＯＴ２４には第１位相の入力データＲＤ
Ｔ１〜ＲＤＴ８をデマッピングする。この関係はＣＮ＝
７まで変わらない。

【００４８】次にコード化部３７は、ＣＮ＝７，ＣＤ＝
０，ＳＤ＝０の条件で、ＣＮ＝８のタイミングにＣＤ＝
１を発生する。デマッピング回路部３４は、ＣＤ＝１に
従い、出力データＲＯＴ１〜ＲＯＴ８には第２位相の入
力データＲＤＴ３３〜ＲＤＴ４０をデマッピングし、か
つ出力データＲＯＴ９〜ＲＯＴ２４には第１位相の入力
データＲＤＴ１〜ＲＤＴ１６をデマッピングする。

【００４９】次にコード化部３７は、ＣＮ＝８，ＣＤ＝
１，ＳＤ＝０の条件で、ＣＮ＝９のタイミングにＣＤ＝
２を発生する。デマッピング回路部３４は、ＣＤ＝２に
従い、出力データＲＯＴ１〜ＲＯＴ８には第２位相の入
力データＲＤＴ４１〜ＲＤＴ４８をデマッピングし、か
つ出力データＲＯＴ９〜ＲＯＴ２４には第１位相の入力
データＲＤＴ１〜ＲＤＴ１６をデマッピングする。以
下、同様にしてＣＤ＝３，４を発生し、図１３に至る。

【００５０】図１３において、ＣＮ＝１６では入出力間
の速度差を吸収するためにデマッピング回路部３４はデ
マッピング動作を一回休止する。以下、この状態を矢印
記号（↑）で示す。次にコード化部３７は、ＣＮ＝１
６，ＣＤ＝４，ＳＤ＝０の条件で、ＣＮ＝１７のタイミ
ングにＣＤ＝５を発生する。デマッピング回路部３４
は、ＣＤ＝５に従い、出力データＲＯＴ１〜ＲＯＴ８及
びＲＯＴ９〜ＲＯＴ１６には第２位相の入力データＲＤ
Ｔ２５〜ＲＤＴ３２及びＲＤＴ４１〜ＲＤＴ４８を夫々
デマッピングし、かつ出力データＲＯＴ１７〜ＲＯＴ２
４には第１位相の入力データＲＤＴ１〜ＲＤＴ８をデマ
ッピングする。以下、上記同様にしてデータ入替の規則
性の変化に応じて逐次新たなコードデータＣＤを発生
し、図１７に至る。なお、この時点ではスタッフ有／無
の判定が行われている。

【００５１】図１７において、ＣＮ＝８６の第２位相の
入力データＲＤＴ４１〜ＲＤＴ４８には、上記のスタッ
フ有り（ＳＤ＝１）の仮定により、Ｚ（＝ＤＤＤＤＤＤ
ＳＲで始まる）の７番目のビットＳにはダミービットＳ
が書き込まれている。このため、この列のデマッピング
は途中で２ビット分詰めて行う必要がある。そこで、コ
ード化部３７は、ＣＮ＝８５，ＣＤ＝ｙ（直前の値），
ＳＤ＝１の条件で、ＣＮ＝８６のタイミングにＣＤ＝６
２を発生する。デマッピング回路部３４は、ＣＤ＝６２
に従い、出力データＲＯＴ１〜ＲＯＴ１４（１４ビット
分）には第２位相の入力データＲＤＴ３３〜ＲＤＴ４６
をデマッピングし、かつ出力データＲＯＴ１５〜ＲＯＴ
２４（１０ビット分）には第１位相の入力データＲＤＴ
１〜ＲＤＴ１０をデマッピングする。即ち、スタッフ有
りの場合はＳ，Ｒビットの挿入により次の列からのデー
タ入替は２ビット分ずれると共に、データ入替のビット
数も８ビットの倍数では無くなる。

【００５２】次にコード化部３７は、ＣＮ＝８６，ＣＤ
＝６２，ＳＤ＝１（但し、この判定ではＳＤ＝１の条件
は必ずしも必要ではない）の条件で、ＣＮ＝８７のタイ
ミングにＣＤ＝１９を発生する。デマッピング回路部３
４は、ＣＤ＝１９に従い、出力データＲＯＴ１〜ＲＯＴ
１４には第２位相の入力データＲＤＴ３５〜ＲＤＴ４８
をデマッピングし、かつ出力データＲＯＴ１５〜ＲＯＴ
２４には第１位相の入力データＲＤＴ１〜ＲＤＴ１０を
デマッピングする。この関係はＣＮ＝８９まで変わら
ず、コード化部３７は、ＣＮ＝８９，ＣＤ＝４，ＳＤ＝
１（但し、ＳＤ＝１の条件は必ずしも必要ではない）の
条件で、ＣＮ＝９０（即ち、ＳＴＭ−１フレームの２行
目の始め）のタイミングにＣＤ＝２０を発生する。

【００５３】なお、図示しないが、スタッフ無し（ＳＤ
＝０）の場合は、Ｚの７番目のビットＳにはＤ４データ
のデータビットＤ７がマッピングされている。このた
め、ＣＮ＝８６のデマッピングは途中で１ビット分詰め
て行う必要がある。以後、対応するデマッピング処理を
行い、こうしてスタッフ無しの場合の１行目のコードデ
ータはＣＤ＝７で終了する。そして、ＣＮ＝９０のタイ
ミングにはＣＤ＝８を発生する。以下、同様である。

【００５４】図１８は実施例の受信側のコード化の規則
性を示す図である。上記の如く図１２〜図１７のスタッ
フ有りの場合はＳＴＭ−１フレームの１行目のデマッピ
ングのコードデータはＣＤ＝０（但し、送信側マッピン
グのＣＤ＝０とは異なる）に始まりＣＤ＝１９で終わっ
た。そして２行目のデマッピングはＣＤ＝２０で始ま
る。下向きの矢印（２）はスタッフ有りの場合の遷移先
を示しており、もし各行のデマッピングで全てスタッフ
有りの場合は、３行目のマッピングはＣＤ＝８２で始ま
りＣＤ＝４７で終わることになる。そして、４行目のマ
ッピングは点線の矢印（３）が指す行先Ｄ、即ち、ＣＤ
＝４８で始まることを示している。

【００５５】一方、スタッフ無しの場合は１行目のデマ
ッピングのコードデータはＣＤ＝０に始まりＣＤ＝７で
終わった。そして２行目のデマッピングはＣＤ＝８で始
まる。右向きの矢印（１）はスタッフ無しの場合の遷移
先を示しており、もし各行のマッピングで全てスタッフ
無しの場合は、８行目のデマッピングはＣＤ＝５６で始
まりＣＤ＝４で終わることになる。そして、９行目のデ
マッピングは点線の矢印（３）が指す行先Ａ、即ち、Ｃ
Ｄ＝０に戻ることを示している。

【００５６】実際上は、スタッフ無しとスタッフ有りの
場合とが任意に混在するが、コード化部３７はいかなる
場合でも図１８の規則性に従って全ての行き先を見つ
け、デマッピング処理を完了する。以上述べた如く、マ
ッピング回路部２４及びデマッピング回路部３４は上記
のデータ入替えの詳細なアルゴリズムに従って任意に構
成できるが、一例のマッピング回路部のブロック図を図
２１に示す。

【００５７】図において、２４は実施例のマッピング回
路部、２４₁ はバレルスイッチ（ＢＳＷ）、２４₂ ，２
４₃ はセレクタ（ＳＥＬ）である。ここではコード化部
２７からのマッピングのコード情報ＣＤはバレルスイッ
チ２４₁ のサブコードデータＣＤ₁ 及びセレクタ２
４₂ ，２４₃ の各サブコードデータＣＤ₂ ，ＣＤ₃ から
成っている。

【００５８】バレルスイッチ２４₁ は、例えばこれを１
ビット下側にシフトするようにコードデータＣＤ₁ を与
えると、入力の第１位相のＳＤＴ１はＳＤＴ２に、同様
にして第１位相のＳＤＴ２４は第２位相のＳＤＴ２５
に、そして第２位相のＳＤＴ４８は第１位相のＳＤＴ１
に夫々シフトされる。ここで、図９のＣＮ＝８６のマッ
ピング処理に注目する。もしＣＮ＝８６における第１，
第２位相の各入力データＳＤＴを１ビット下側にシフト
制御されたバレルスイッチ２４₁ の出力で見ると、第１
位相のＳＤＴ１〜ＳＤＴ２４はＤ４データのビット１６
〜３９を出力し、かつ第２位相のＳＤＴ２５〜ＳＤＴ４
８はＤ４データのビット４０，８９〜９６，１〜７，８
〜１５を出力している。即ち、バレルスイッチ２４₁ の
存在により入出力データ間の１ビットシフトした状態は
解消される。従って、この場合のセレクタ２４₂ はコー
ドデータＣＤ₂ ＝０（即ち、図４の説明のＣＤ＝０と同
じ）に従って、出力データＳＯＴ１〜ＳＯＴ８には第２
位相の入力データＳＤＴ４１〜ＳＤＴ４８をマッピング
し、かつ出力データＳＯＴ９〜ＳＯＴ２４には第１位相
の入力データＳＤＴ１〜ＳＤＴ１６をマッピングすれば
良い。従って、この場合のセレクタ２４₂ は常に８ビッ
トの倍数でデータ入替えを行うような簡単なものでよ
く、全てのマッピング位相で使用できる。また、セレク
タ２４₃ は各所定の位置にＳＯＨ，ＰＯＨ，Ｘ〜Ｚの頭
部のビットパターンを上書すれば良いから、この実施例
のマッピング回路部２４の構成は大幅に簡略化される。

【００５９】なお、上記実施例ではＤ４データ（１３
９．２６４Ｍｂｐｓ）からＳＴＭ−１フレームフォーマ
ット（１５５．５２Ｍｂｐｓ）へのマッピング、及びそ
の逆へのデマッピングを述べたが、他の様々なフレーム
フォーマットのマッピング／デマッピングに対しても本
発明を適用すれば変換規則の単純化によりマッピング／
デマッピング処理を極めて簡単な回路構成で実現でき
る。

【００６０】また、上記実施例ではコード化部２７，３
７は各所定のカウント信号ＣＮと、スタッフ調整有無の
制御信号ＳＣ又は検出信号ＳＤと、現時点のコードデー
タＣＤとに従って新たなコーデータＣＤを発生したが、
例えばスタッフ調整を必要としないような用途では、ス
タッフ調整有無の制御信号ＳＣ又は検出信号ＳＤをコー
ドデータＣＤの更新の条件から外しても良いことは明ら
かである。

【００６１】また、上記本発明に好適なる実施例を述べ
たが、本発明思想を逸脱しない範囲内で、各部の構成及
び制御の様々な変更が行えることは言うまでも無い。

【００６２】

【発明の効果】以上述べた如く本発明によれば、複雑な
マッピング／デマッピングの制御を単純な規則性に基づ
いてコード化したので、どのようなフレームフォーマッ
トに対するマッピング／デマッピング処理でも比較的簡
単な回路構成により実時間で高速に行える。

【図面の簡単な説明】

【図１】図１は本発明の原理を説明する図である。

【図２】図２は実施例のフレームマッピング／デマッピ
ング方式のシステム構成を示す図である。

【図３】図３は実施例のマッピング部のブロック図であ
る。

【図４】図４は実施例の送信側マッピングのタイミング
チャート（１）である。

【図５】図５は実施例の送信側マッピングのタイミング
チャート（２）である。

【図６】図６は実施例の送信側マッピングのタイミング
チャート（３）である。

【図７】図７は実施例の送信側マッピングのタイミング
チャート（４）である。

【図８】図８は実施例の送信側マッピングのタイミング
チャート（５）である。

【図９】図９は実施例の送信側マッピングのタイミング
チャート（６）である。

【図１０】図１０は実施例の送信側のコード化の規則性
を示す図である。

【図１１】図１１は実施例のデマッピング部のブロック
図である。

【図１２】図１２は実施例の受信側デマッピングのタイ
ミングチャート（１）である。

【図１３】図１３は実施例の受信側デマッピングのタイ
ミングチャート（２）である。

【図１４】図１４は実施例の受信側デマッピングのタイ
ミングチャート（３）である。

【図１５】図１５は実施例の受信側デマッピングのタイ
ミングチャート（４）である。

【図１６】図１６は実施例の受信側デマッピングのタイ
ミングチャート（５）である。

【図１７】図１７は実施例の受信側デマッピングのタイ
ミングチャート（６）である。

【図１８】図１８は実施例の受信側のコード化の規則性
を示す図である。

【図１９】図１９はＳＴＭ−１のフレーム構成を示す図
である。

【図２０】図２０はＳＴＭ−１ＳＰＥの一例のフレーム
構成を示す図である。

【図２１】図２１は一例のマッピング回路部のブロック
図である。

【符号の説明】

５，１３ メモリ ２３，３３ 遅延手段 ２５ スタッフ制御部 ２６，３６ カウンタ ２７，３７ コード化部 ２４ マッピング回路部 ３４ デマッピング回路部 ３５ スタッフ検出部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 送信データを所定フレームフォーマット
   の送信フレームデータにビットパラレルでマッピングす
   るフレームマッピング方式において、 送信フレームデータ（ＳＯＴ）の列をシーケンシャルに
   計数するカウンタ（２６）と、 マッピング処理に同期してメモリ（５）から読み出した
   第１位相の送信データ（ＳＤＴ₁ ）を１クロック分遅ら
   せて第２位相の送信データ（ＳＤＴ₂ ）を形成する遅延
   手段（２３）と、 マッピング処理の規則性を表すコード情報（ＣＤ）を出
   力するコード化部（２７）と、 コード化部（２７）の出力のコード情報（ＣＤ）に従っ
   て前記第１及び第２位相の各送信データ（ＳＤＴ₁ ，Ｓ
   ＤＴ₂ ）から対応するデータビットを抽出し、これらを
   送信フレームデータ（ＳＯＴ）に実時間でマッピングす
   るマッピング回路部（２４）とを備え、 前記コード化部（２７）は現時点の出力のコード情報
   （ＣＤ）とカウンタ（２６）の各所定のカウント値（Ｃ
   Ｎ）とに基づいて前記コード情報（ＣＤ）を更新するこ
   とを特徴とするフレームマッピング方式。
2. 【請求項２】 受送信間の伝送クロック信号（ＣＫ₁ ，
   ＣＫ₂ ）を比較することによりスタッフ調整有無の制御
   信号（ＳＣ）を形成するスタッフ制御部（２５）を更に
   備え、 コード化部（２７）は現時点の出力のコード情報（Ｃ
   Ｄ）とカウンタ（２６）の各所定のカウント値（ＣＮ）
   とスタッフ調整有無の制御信号（ＳＣ）とに基づいて前
   記コード情報（ＣＤ）を更新することを特徴とする請求
   項１のフレームマッピング方式。
3. 【請求項３】 所定フレームフォーマットの受信フレー
   ムデータをビットパラレルでデマッピングして受信デー
   タを取り出すフレームデマッピング方式において、 受信フレームデータ（ＲＤＴ）の列をシーケンシャルに
   計数するカウンタ（３６）と、 デマッピング処理に同期してメモリ（１３）から読み出
   した第１位相の受信フレームデータ（ＲＤＴ₁ ）を１ク
   ロック分遅らせて第２位相の受信フレームデータ（ＲＤ
   Ｔ₂ ）を形成する遅延手段（３３）と、 デマッピング処理の規則性を表すコード情報（ＣＤ）を
   出力するコード化部（３７）と、 コード化部（３７）の出力のコード情報（ＣＤ）に従っ
   て前記第１及び第２位相の各受信フレームデータ（ＲＤ
   Ｔ₁ ，ＲＤＴ₂ ）から対応するデータビットを抽出し、
   これらを受信データ（ＲＤ）に実時間でデマッピングす
   るデマッピング回路部（３４）とを備え、 前記コード化部（３７）は現時点の出力のコード情報
   （ＣＤ）とカウンタ（３６）の各所定のカウント値（Ｃ
   Ｎ）とに基づいて前記コード情報（ＣＤ）を更新するこ
   とを特徴とするフレームデマッピング方式。
4. 【請求項４】 受信フレームデータに含まれる所定のス
   タッフ制御ビット信号（Ｃ）を検査することによりスタ
   ッフ調整有無の検出信号（ＳＤ）を形成するスタッフ検
   出部（３５）を更に備え、 コード化部（３７）は現時点の出力のコード情報（Ｃ
   Ｄ）とカウンタ（３６）の各所定のカウント値（ＣＮ）
   とスタッフ調整有無の検出信号（ＳＤ）とに基づいて前
   記コード情報を更新することを特徴とする請求項３のフ
   レームデマッピング方式。
5. 【請求項５】 所定フレームフォーマットはＳＴＭ−１
   フレームフォーマットであることを特徴とする請求項２
   又は４のフレームマッピング／デマッピング方式。