JP2001217818A - 位相調整回路および位相調整方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、ｎビット（bit ）単位の位相調整を
行う位相調整回路において、シリアル入力信号をＸ・ｎ
ビットのパラレル信号に変換後に位相調整可能な位相調
整回路およびその位相調整方法に関する。 【解決手段】本発明は、受信信号に含まれる位相調整情
報を用いて、受信信号に対してｎビットをシフト単位と
する位相調整を行う位相調整回路において、受信信号を
Ｘ・ｎ（Ｘは２以上の整数、ｎは自然数）ビットのパラ
レル信号に順次変換する変換手段と、パラレル信号を時
系列の順に記憶する複数の記憶部と、位相調整情報に応
じて複数の記憶部に対する読み出し制御を個別に行い、
時系列的に前後するパラレル信号または同一時点でのパ
ラレル信号を出力させる読み出し制御手段と、位相調整
情報に応じたパターンに従って、記憶部からの出力信号
を選択し、Ｘ・ｎビットのパラレル信号を出力する選択
手段とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｎビット（bit ）
単位の位相調整を行う位相調整回路において、シリアル
入力信号をＸ・ｎ（Ｘは２以上の整数）ビットのパラレ
ル信号に変換後に位相調整可能な位相調整回路およびそ
の位相調整方法に関する。

【０００２】

【従来の技術】光通信システムにおいて、送信局から受
信局に伝送される光信号は、伝送中のジッタ（jitter）
やワンダ（wander）が生じたり、受信局の到着時間にば
らつきが生じたりする。このため、自己タイミング方式
によってタイミングクロックを受信信号から抽出する場
合では、受信局の書き込みクロック周波数は、送信局の
読み出しクロック周波数と微差が生じることになる。そ
のため、この周波数差が、情報ビットの欠落・重複を生
じさせてしまう。なお、光通信に限らず電気通信におい
ても同様である。

【０００３】そこで、伝送フレームに周波数差の情報を
示すスタッフ情報を伝送フレーム中に設け、このスタッ
フ情報に基づいてスタッフバイトの挿入または挿抜する
こと（バイト単位の位相調整）によって、この周波数差
を吸収していた。次に、この周波数差を調整する概念に
ついて説明する。図１５は、フレームフォーマットを示
す図である。

【０００４】図１６は、位相差とスタッフバイトとの関
係を示す図である。伝送フレームは、図１５に示すよう
に、スタッフ情報バイトの領域、スタッフバイトの領域
および情報バイトの領域を備えたフレームフォーマット
である。情報バイトの領域は、通信すべき実情報を格納
する領域である。スタッフバイトの領域は、送信局の周
波数ｆ1 と受信局の周波数ｆ2 とが異なる場合に実情報
を格納する領域である。そして、スタッフ情報バイトの
領域は、スタッフ情報を格納する領域であり、スタッフ
情報は、伝送フレームにおいて実情報がどの位置から格
納されているかを示す情報である。

【０００５】今、図１６（ａ）に示すように、周波数ｆ
1 と周波数ｆ2 が一致する場合（ｆ1 ＝ｆ2 ）では、周
波数を調整する必要がない。また、この場合において、
スタッフ情報は、実情報が情報バイトの領域の先頭位置
から格納されていることを示す情報である。そして、図
１６（ｂ）に示すように、周波数ｆ1 が周波数ｆ2 より
小さい場合（ｆ1 ＜ｆ2 ）では、実情報に不足するバイ
トがあるので、情報バイトの領域の先頭位置から不足す
るバイト分だけずらす。この動作を正スタッフ動作と呼
ぶ。また、この場合において、スタッフ情報は、実情報
が情報バイトの領域の先頭位置から情報バイトの領域の
方へ何バイトずれて格納されているかを示す情報であ
る。

【０００６】また、図１６（ｃ）に示すように、周波数
ｆ1 が周波数ｆ2 より大きい場合（ｆ1 ＞ｆ2 ）では、
実情報に余るバイトがあるので、情報バイトの領域の先
頭位置から余るバイト分だけずらす。この動作を負スタ
ッフ動作と呼ぶ。また、この場合において、スタッフ情
報は、実情報が情報バイトの領域の先頭位置からスタッ
フバイトの領域の方へ何バイトずれて格納されているか
を示す情報である。

【０００７】このように、スタッフ動作により周波数差
を吸収している。次に、スタッフ動作を行う通信システ
ムの１例として従来の光通信システムについて説明す
る。なお、簡単のためスタッフ動作の単位が１バイトで
はなく３ビットの場合について説明する。

【０００８】図１７は、従来の光通信システムの構成を
示す図である。図１８は、従来の位相調整回路のブロッ
ク図である。図１９は、アドレスと入力データとの関係
を示す図である。図２０は、従来の位相調整回路のタイ
ムチャートを示す図である。ここで、図１９および図２
０は、入力データが３ビットの場合を示す。

【０００９】図１７に示す従来の通信システムでは、送
信側の局１０１-sから送出された光信号は、光伝送路１
０２を介して受信側の局１０１-rに受信される。各局１
０１は、光／電気変換回路（以下、「Ｏ／Ｅ」と略記す
る。）１１１、シリアル／パラレル変換回路（以下、
「Ｓ／Ｐ」と略記する。）１１２、位相調整回路１１
３、パラレル／シリアル変換回路（以下、「Ｐ／Ｓ」と
略記する。）１１４、電気／光変換回路（以下、「Ｅ／
Ｏ」と略記する。）１１５、クロック抽出回路１１６、
書き込みアドレス生成回路１１７、読み出しクロック発
生回路１１８および読み出しアドレス生成回路１１９と
を備えて構成される。

【００１０】局１０１は、他の局から伝送された光信号
をＯ／Ｅ１１１で受信し、光信号を電気信号に変換す
る。変換された電気信号は、Ｓ／Ｐ１１２でシリアルデ
ータから３ビットのパラレルデータに変換される。変換
されたパラレルデータは、エラスティックメモリを備え
る位相調整回路１１３によって位相を調整される。ま
た、クロック抽出回路１１６は、周知の、例えば、タン
ク回路とリミッタを備えた回路や位相同期発振（ＰＬ
Ｌ）回路を備えた回路などであり、Ｏ／Ｅ１１１で変換
された電気信号からタイミングクロックを抽出する。抽
出されたタイミングクロックは、書き込みクロックｆ1
として位相調整回路１１３に供給される。読み出しクロ
ック発生回路１１８は、従属同期方式における主局から
供給されるクロックを読み出しクロックｆ2 として位相
調整回路１１３に供給する。

【００１１】書き込みアドレス生成回路１１７は、信号
をエラスティックメモリ１２２（図１８）に記憶する際
のアドレスを生成し、読み出しアドレス生成回路１１９
は、エラスティックメモリ１２２の記憶内容を読み出す
際のアドレスを生成する。局１０１は、位相を調整され
たパラレルデータを再びＰ／Ｓ１１４でシリアルデータ
に変換し、Ｅ／Ｏ１１５で光信号に変換して光伝送路１
０２に送出する。なお、図１７において、送信局では
「ｓ」を、受信局では「ｒ」を各局の構成要素の符号に
付す。

【００１２】また、図１８において、位相調整回路１１
３は、スタッフ情報判定回路１２１とエラスティックメ
モリ１２２とを備えて構成される。Ｓ／Ｐ１１２からこ
の位相調整回路１１３に出力された入力データは、スタ
ッフ情報判定回路１２１とエラスティックメモリ１２２
とに入力される。エラスティックメモリ１２２は、この
入力データを書き込みクロックｆ1 のタイミングによっ
て次々と所定の書き込みアドレスに記憶する。この書き
込みクロックｆ1 は、局１０１に入射された光信号から
タイミング抽出回路１１６によって生成される。

【００１３】この書き込み動作によって、図１９に示す
ように入力データの「１・２・３」は、アドレス「０」
に書き込まれ、図２０（ａ）、（ｂ）に示すように、ア
ドレス番号「０」のＭＳＢ［２］に入力データ「１」が
書き込まれ、アドレス番号「０」の［１］に入力データ
「２」が書き込まれ、アドレス番号「０」のＬＳＢ
［０］に入力データ「３」が書き込まれる。そして、入
力データの「４・５・６」は、アドレス「１」に書き込
まれ、アドレス番号「１」のＭＳＢ［２］に入力データ
「４」が書き込まれ、アドレス番号「１」の［１］に入
力データ「５」が書き込まれ、アドレス番号「１」のＬ
ＳＢ［０］に入力データ「６」が書き込まれる。以下、
図２０（ｃ）に示す書き込みクロックｆ1 に合わせて同
様に、入力データ「７・８・９」、「１０・１１・１
２」、・・・、「１９・２０・２１」、「２２・２３・
２４」が、各アドレスの各バイト位置に書き込まれる。
なお、ＭＳＢは、最上位ビット（most significant bi
t）、ＬＳＢは、最下位ビット（least significant bit
）の略である。

【００１４】スタッフ情報判定回路１２１は、入力デー
タのスタッフ情報を判別して、情報バイトの位置を特定
する読み出しイネーブル信号を読み出しクロックｆ2
（図２０（ｄ）参照）に合わせてエラスティックメモリ
１２２に出力する。例えば、図２０（ｅ）、（ｆ）に示
すように、スタッフ情報判定回路１２１は、スタッフ情
報を判別してスタッフ判別信号を生成する。そして、ス
タッフ情報判定回路１２１は、スタッフ判別信号が
「１」の場合では、ハイレベル（以下、「Hi」と略記す
る。）から１クロック分だけローレベル（以下、「Lo」
と略記する。）に読み出しイネーブル信号を反転する。
また、スタッフ情報判定回路１２１は、スタッフ判別信
号が「２」の場合では、Hiから２クロック分だけLoに読
み出しイネーブル信号を反転する。

【００１５】そして、エラスティックメモリ１２２は、
図２０（ｄ）ないし（ｈ）に示すように、読み出しクロ
ックｆ2 のタイミングで読み出しイネーブル信号がHiの
場合にアドレス番号に従って順次に記憶されているデー
タを読み出し、出力データとして出力する。例えば、最
初の伝送フレームにおいて、入力データ「１９」以降の
データに対しスタッフ情報が３ビット分の正スタッフ動
作を行う情報である場合について説明する。

【００１６】この場合では、入力データ「１・２・
３」、「４・５・６」、・・・「１６・１７・１８」の
スタッフ情報は、スタッフ動作を行う必要がないことを
示す情報であるので、スタッフ判定信号は「０」であ
り、読み出しイネーブル信号は、Hiである。そのため、
入力データ「１・２・３」、「４・５・６」、・・・
「１６・１７・１８」がそれぞれ記憶されているアドレ
ス「０」、「１」、「２」、「３」、「４」、「５」の
データは、読み出しクロックｆ2 に合わせて順次に読み
出される。ところが、入力データ「１９」以降のデータ
に対するスタッフ情報は、３ビット分の正スタッフ動作
を行うことを示す情報であるので、スタッフ信号は
「１」となって、読み出しイネーブル信号は、１クロッ
ク分だけLoになる。そのため、入力データ「１９・２０
・２１」が記憶されているアドレス「６」のデータは、
図２０（ｈ）に「−」で表示するように、１クロック分
だけを読み出しが遅れて読み出される。これにより３パ
ラレルデータが一律に１クロック分位相シフトし、計３
ビットの位相調整が行われる。そして、入力データ「２
２」以降のスタッフ情報は、再びスタッフ動作を行う必
要がないことを示す情報であるので、スタッフ判定信号
は「０」であり、読み出しイネーブル信号は、Hiであ
る。そのため、入力データ「２２・２３・２４」が記憶
されているアドレス「７」のデータは、読み出しクロッ
クｆ2 に合わせてそのまま読み出される。

【００１７】また、例えば、２個目の伝送フレームにお
いて、入力データ「１６」以降のデータに対しスタッフ
情報が６ビット分の正スタッフ動作を行う情報である場
合について説明する。この場合では、入力データ「１・
２・３」、「４・５・６」、・・・「１３・１４・１
５」のスタッフ情報は、スタッフ動作を行う必要がない
ことを示す情報であるので、スタッフ判定信号は「０」
であり、読み出しイネーブル信号は、Hiである。そのた
め、入力データ「１・２・３」、「４・５・６」、・・
・「１３・１４・１５」がそれぞれ記憶されているアド
レス「０」、「１」、「２」、「３」、「４」のデータ
は、読み出しクロックｆ2 に合わせて順次に読み出され
る。ところが入力データ「１６」以降のデータに対する
スタッフ情報は、６ビット分の正スタッフ動作を行うこ
とを示す情報であるので、スタッフ信号は「２」となっ
て、読み出しイネーブル信号は、２クロック分だけLoに
なる。そのため、入力データ「１６・１７・１８」が記
憶されているアドレス「５」のデータは、図２０（ｈ）
に「−」で表示するように、２クロック分だけを読み出
しが遅れて読み出される。これにより３パラレルデータ
が一律に２クロック分位相シフトして出力されるため、
計６ビットの位相調整が行われる。そして、入力データ
「１９・２０・２１」、「２２・２３・２４」のスタッ
フ情報は、再びスタッフ動作を行う必要がないことを示
す情報であるので、スタッフ判定信号は「０」であり、
読み出しイネーブル信号は、Hiである。そのため、入力
データ「１９・２０・２１」、「２２・２３・２４」が
記憶されているアドレス「６」、「７」のデータは、読
み出しクロックｆ2 に合わせてそのまま読み出される。

【００１８】上述では、正のスタッフ動作について説明
したが、同様に負のスタッフ動作についても説明でき
る。なお、図２０は、第１番目の１ないし２４のデータ
と第２番目の１ないし２４を連続して図示したが、実際
には、スタッフ情報バイトの内容の判別などに時間を要
するので、第１番目と第２番目との間に時間的間隙があ
る。

【００１９】周波数ｆ1 と周波数ｆ2 の差分は、このよ
うにスタッフ情報に従ってエラスティックメモリ１２２
に記憶されているデータを読み出すタイミングをシフト
することによって吸収される。

【００２０】

【発明が解決しようとする課題】ところで、今日、通信
システムの通信容量の増大および通信速度の高速化が要
求されている。こうした要求に応えるため通信装置の処
理速度を高速化する必要があり、通信装置内の位相調整
回路も処理速度を高速化する必要がある。処理速度を高
速化すると、上述の位相調整回路では、消費電力が増加
するという問題がある。また、位相調整回路に使用され
るデバイスは、高速に動作する材料を選定するなどの制
約が課せられるという問題もある。

【００２１】一方、スタッフ動作の最小シフト量の整数
（２以上）倍であるパラレルデータに変換することによ
って処理速度を高速化しようとすると、上述の位相調整
回路では、位相調整量がパラレルデータのビット単位で
あるので、スタッフ動作の最小シフト量を補償すること
ができないという問題である。より具体的には、最小シ
フト量が３ビットのとき、６ビットのパラレルデータに
変換した場合では、１個のアドレスに「１・２・３・４
・５・６」のデータが記憶されるため、「１・２・３・
４・５・６」の６ビット単位でしか位相調整をすること
ができない。つまり、「１・２・３」や「４・５・６」
の３ビット単位ごとに位相調整をすることができないと
いう問題である。

【００２２】

【課題を解決するための手段】請求項１に記載の発明で
は、受信信号に含まれる位相調整情報を用いて、受信信
号に対してｎビットをシフト単位とする位相調整を行う
位相調整回路において、 受信信号をＸ・ｎ（Ｘは２以
上の整数、ｎは自然数）ビットのパラレル信号に順次変
換する変換手段と、このパラレル信号を時系列の順に記
憶する複数の記憶部と、位相調整情報に応じて複数の記
憶部に対する読み出し制御を個別に行い、時系列的に前
後するパラレル信号または同一時点でのパラレル信号を
出力させる読み出し制御手段と、位相調整情報に応じた
パターンに従って、記憶部からの出力信号を選択し、Ｘ
・ｎビットのパラレル信号を出力する選択手段とを備え
て構成される。

【００２３】請求項２に記載の発明では、受信信号に含
まれる位相調整情報を用いて、受信信号に対してｎビッ
トをシフト単位とする位相調整を行う位相調整回路にお
いて、受信信号をＸ・ｎ（Ｘは２以上の整数、ｎは自然
数）ビットのパラレル信号に順次変換する変換手段と、
このパラレル信号を時系列の順に記憶する第１の記憶部
と、第１の記憶部の出力信号を記憶する第２の記憶部
と、位相調整情報に応じて第１の記憶部および第２の記
憶部に対する読み出し制御を個別に行い、第２の記憶部
の出力信号が前に第１の記憶部から出力された信号とな
るように制御する読み出し制御手段と、位相調整情報に
応じたパターンに従って、第１の記憶部、第２の記憶部
からの出力信号を選択し、Ｘ・ｎビットのパラレル信号
を出力する選択手段とを備えて構成される。

【００２４】請求項３に記載の発明では、受信信号に含
まれる位相調整情報を用いて、受信信号に対してｎビッ
トをシフト単位とする位相調整を行う位相調整方法にお
いて、受信信号をＸ・ｎ（Ｘは２以上の整数、ｎは自然
数）ビットのパラレル信号に順次変換する第１ステップ
と、このパラレル信号を時系列の順に複数の記憶部に記
憶する第２ステップと、位相調整情報に応じて複数の記
憶部に対する読み出し制御を個別に行い、時系列的に前
後するパラレル信号または同一時点でのパラレル信号を
出力させる第３ステップと、位相調整情報に応じたパタ
ーンに従って、記憶部からの出力信号を選択し、Ｘ・ｎ
ビットのパラレル信号を出力する第３ステップとを含む
ことで構成される。

【００２５】このような位相調整回路では、シフト単位
の整数（２以上）倍のパラレル信号に変換するので、単
位時間あたりの処理量を従来に較べて増加することがで
きる。さらに、この位相調整回路は、複数の記憶部から
の出力信号を選択手段が位相情報に応じたパターンで選
択的に出力するので、確実に位相を調整することができ
る。

【００２６】

【発明の実施の形態】（第１の実施形態の構成）第１の
実施形態は、本発明にかかる位相調整回路を備える通信
システムであり、従来例と同様に、特に、光通信システ
ムについての実施形態を示す。図１は、第１の実施形態
における光通信システムの構成および光通信装置の構成
を示す図である。

【００２７】図２は、第１の実施形態にかかる信号のフ
レームフォーマットである。図３は、第１の実施形態に
おける位相調整回路のブロック図である。図１（ａ）に
おいて、受信側の局１０-aは、光信号を光伝送路１１を
介して受信側の局１０-bに伝送する。このような２局間
の光通信システムは、ポイント・ツー・ポイント、スタ
ー形、リング形、階層型および網目形などの通信ネット
ワークの一部に見られる形態である。

【００２８】各局１０は、受信信号を処理する光通信装
置１６を備えて構成される。この光通信装置１６は、Ｏ
／Ｅ２１、Ｓ／Ｐ２２、位相調整回路２３、Ｐ／Ｓ２
４、Ｅ／Ｏ２５、クロック抽出回路２６、書き込みアド
レス生成回路２７、読み出しクロック発生回路２８およ
び読み出しアドレス生成回路を備えて構成される。

【００２９】なお、ｎ（ｎは、自然数）ビットをシフト
単位として位相調整を行うものとする。光通信装置１６
は、他の局から伝送された光信号をＯ／Ｅ２１で受信
し、光信号を電気信号に変換する。変換された電気信号
は、Ｓ／Ｐ２２でシリアルデータからｎの整数Ｘ（Ｘ≧
２）倍である数Ｘ・ｎのパラレルデータに変換される。
変換されたパラレルデータは、位相調整回路２３によっ
て位相を調整される。クロック抽出回路２６は、周知
の、例えば、位相同期発振（ＰＬＬ）回路を備えた回路
などであり、Ｏ／Ｅ２１で変換された電気信号から周波
数ｆa のタイミングクロックを抽出する。抽出されたタ
イミングクロックｆa は、書き込みクロックｆa として
位相調整回路２３に供給される。読み出しクロック発生
回路２８は、従属同期方式における主局から供給される
クロックを読み出しクロックｆb として位相調整回路２
３に供給する。また、書き込みアドレス生成回路２７
は、信号を主記憶回路３２（図３）に記憶する際のアド
レスを生成し、読み出しアドレス生成回路２９は、主記
憶回路３２の記憶内容を読み出す際のアドレスを生成す
る。

【００３０】光通信装置１６は、位相を調整されたパラ
レルデータを再びＰ／Ｓ２４でシリアルデータに変換
し、Ｅ／Ｏ２５で光信号に変換して光伝送路１１に送出
する。光信号のフレームフォーマットは、図２に示すよ
うに、スタッフ情報バイトの領域、スタッフバイトの領
域および情報バイトの領域を備えて構成される。スタッ
フ情報バイトの領域には、位相情報が収容され、情報バ
イトの領域には、送信すべき実情報が収容され、スタッ
フバイトの領域には、位相のズレに応じて実情報が収容
される。

【００３１】また、図３において、位相調整回路２３
は、位相情報判定回路３１と複数の記憶部を含む主記憶
回路３２および選択回路３３とを備えて構成される。位
相情報判定回路３１は、クロック位相のずれ量を表す位
相情報に応じた信号を選択回路３３に出力する。

【００３２】主記憶回路３２は、クロック抽出回路２６
から供給される書き込みクロックｆa および書き込みア
ドレス生成回路２７から供給される書き込みアドレスに
従ってパラレルデータを順次各記憶部に記憶する。そし
て、読出クロック発生回路２８から供給される読み出し
クロックｆb および読み出しアドレス生成回路２９から
供給される読み出しアドレスに従って記憶内容を選択回
路３３に出力する。なお、その際、イネーブル信号が位
相調整情報であるスタッフ情報から生成され、位相調整
情報判定回路３１からのこのイネーブル信号による読み
出し制御が個別に行われる。そして、選択回路３３に与
えられる複数の記憶部からのパラレル信号は、時系列に
前後するか、同一の時点のものとなる。

【００３３】選択回路３３は、位相情報判定回路３１の
出力に応じて、複数の記憶部からのパラレル信号を選択
してＸ・ｎビットのパラレル信号を出力する。このよう
な位相調整回路２３では、スタッフ動作の最小シフト量
がｎビットである場合でも、Ｘ・ｎ（Ｘは２以上の整
数、ｎは自然数）ビットのパラレルデータに変換して位
相調整処理が可能となり、従来に比べて、単位時間あた
り整数Ｘ倍だけ処理量を多くすることができる。すなわ
ち、単位処理量あたり整数Ｘ分の１だけ処理速度を低速
にすることができる。さらに、この位相調整回路２３
は、選択回路３３が位相情報に応じたパターンで記憶部
からのパラレル信号を選択的に出力するので、確実に位
相を調整することができる。

【００３４】次に、別の実施形態について説明する。 （第２の実施形態の構成）第２の実施形態における位相
調整回路は、第１の実施形態と同様の光通信システムの
光通信装置に備えて使用される。この光通信システムお
よび光通信装置の構成は、図１における位相調整回路２
３の代わりに第２の実施形態にかかる位相調整回路４３
を使用することを除き、図１に示す構成と同様であるの
で、その説明を省略する。ただし、簡単のため３ビット
をシフト単位とすることにする。そして、信号のフレー
ムフォーマットも、図２に示す構成である。

【００３５】図４は、第２の実施形態における位相調整
回路のブロック図である。図４において、第２の実施形
態にかかる位相調整回路４３は、スタッフ情報判定回路
５１、メモリ５２、ラッチ回路５３およびセレクタ回路
（以下、「ＳＥＬ」と略記する。）５４とを備えて構成
される。これら各要素において、スタッフ情報判定回路
５１は読み出し制御手段に相当し、メモリ５２は第１の
記憶部に相当し、ラッチ回路５３は第２の記憶部に相当
し、ＳＥＬ５４は選択手段に相当する。なお、受信信号
をパラレル変換する変換手段に相当するＳ／Ｐ（この場
合では、６ビットのパラレル信号に変換する）は、図４
において省略されている。

【００３６】入力データは、メモリ５２およびスタッフ
情報判定回路５１に入力される。スタッフ情報判定回路
５１は、第１読み出しイネーブル信号をメモリ５２に出
力し、第２読み出しイネーブル信号をラッチ回路５３に
出力し、位相調整パターン信号をＳＥＬ５４に出力す
る。メモリ５２は、入力データおよび第１読み出しイネ
ーブル信号の他に、さらに、書き込みクロックｆa 、書
き込みアドレス、読み出しクロックｆb および読み出し
アドレスが入力され、一旦記憶した記憶内容をラッチ回
路５３およびＳＥＬ５４に出力する。ラッチ回路５３の
出力は、ＳＥＬ５４に入力され、ＳＥＬ５４は、位相調
整パターン信号に従う出力データを出力する。

【００３７】（第２の実施形態の作用効果）このような
位相調整回路４３の作用効果について説明する。図５
は、第２の実施形態における位相調整回路のタイムチャ
ートを示す図である。図６は、アドレスと入力データと
の関係を示す図である。

【００３８】図７は、位相調整パターン信号とスタッフ
判定信号およびシフト制御信号との関係を示す図であ
る。図８は、位相調整パターン信号と選択ビットとの関
係を示す図である。

【００３９】なお、図５ないし図８において、ＲＤＴ
は、メモリ５２から読み出されるデータを意味し、ＳＤ
Ｔは、ラッチ回路５３から読み出されるデータを意味
し、［］を添えた数字は、各データのビット位置を示
す。例えば、ＲＤＴ［５］は、メモリ５２から読み出さ
れたデータのＭＳＢを示し、ＳＤＴ［０］は、ラッチ回
路５３から読み出されたデータのＬＳＢを示す。また、
図５は、各１ないし２４のデータを連続して図示した
が、実際には、スタッフ情報バイトの内容の判別などに
時間を要するので、各データ間に時間的間隙がある。

【００４０】入力データを受信したメモリ５２は、書き
込みクロックｆa のタイミングによって次々と所定の書
き込みアドレスに従って入力データを記憶する。メモリ
５２は、４個のアドレスを持ち、１個のアドレスには、
パラレルデータのデータ数に対応して６個のデータを記
憶することができる。書き込みアドレス生成回路２７
（図１（ｂ））は、「０」→「１」→「２」→「３」→
「０」のように最後のアドレスまで生成したら最初のア
ドレスに戻るように生成する。

【００４１】なお、図５（ａ）は、メモリ５２が２４個
のデータをこのように巡回して記憶することから各デー
タを１から２４の番号で示している。入力データは、図
６に示すように、第１番目のビットは、記憶すべきアド
レスのＭＳＢ［５］に書き込まれ、第２番目のビット
は、記憶すべきアドレスの［４］に書き込まれ、第３番
目のビットは、記憶すべきアドレスの［３］に書き込ま
れ、第４番目のビットは、記憶すべきアドレスの［２］
に書き込まれ、第５番目のビットは、記憶すべきアドレ
スの［１］に書き込まれ、第６番目のビットは、記憶す
べきアドレスの［０］に書き込まれる（図５（ａ）、
（ｂ）、（ｃ））。

【００４２】よって、図５に示すように、例えば、入力
データの「１・２・３・４・５・６」は、アドレス
「０」に書き込まれ、ＭＳＢ［５］に入力データ「１」
が書き込まれ、［４］に入力データ「２」が書き込ま
れ、［３］に入力データ「３」が書き込まれ、［２］に
入力データ「４」が書き込まれ、［１］に入力データ
「５」が書き込まれ、ＬＳＢ［０］に入力データ「６」
が書き込まれる。入力データの「７・８・９・１０・１
１・１２」、「１３・１４・１５・１６・１７・１８」
および「１９・２０・２１・２２・２３・２４」も、そ
れぞれアドレス番号「１」、「２」および「３」に同様
に書き込まれる。

【００４３】また、入力データを受信したスタッフ情報
判定回路５１は、伝送フレームにおけるスタッフ情報を
格納するスタッフ情報バイトの領域を読み込み、スタッ
フ情報を判断する。スタッフ情報は、正のスタッフまた
は負のスタッフを行うために信号をシフトするクロック
数を示す情報（位相調整情報）である。スタッフ情報判
定回路５１は、スタッフ情報からスタッフ判定信号を生
成する。このスタッフ判定信号は、例えば、「０」が
「スタッフ無し」を意味し、「１」が「受信信号を３ビ
ット分シフトさせる正のスタッフ」を意味し、「２」が
「受信信号を６ビット分シフトさせる正のスタッフ」を
意味する。

【００４４】そして、スタッフ情報判定回路５１は、ス
タッフ判定信号に応じてシフト制御信号を生成する。シ
フト制御信号は、図５（ｆ）に示すようにスタッフ判定
信号が「１」になるごとにラッチして反転する信号であ
り、その初期値を「Ｌo 」とする。よって、例えば、ス
タッフ判定信号が「０・０・０・１・０・０・０・２・
０・０・０・１・０・０・０」である場合には、これに
応じて、シフト制御信号は、１ビット遅れて、「Lo・Lo
・Lo・Hi・Hi・Hi・Hi・Hi・Hi・Hi・Hi・Lo・Lo・Lo・
Lo」になる。また、例えば、スタッフ判定信号が「Lo・
Lo・Hi・Lo・Hi・Lo・Lo・Hi・Lo」である場合には、こ
れに応じて、シフト制御信号は、１ビット遅れて、「Lo
・Lo・Hi・Hi・Lo・Lo・Lo・Hi・Hi」になる。

【００４５】さらに、スタッフ情報判定回路５１は、こ
れらスタッフ判定信号およびシフト制御信号に応じて第
１読み出しイネーブル信号および位相調整パターン信号
を生成する。第１読み出しイネーブル信号は、スタッフ
判定信号が「１」であって、かつ、シフト制御信号が
「Hi」、および、スタッフ判定信号が「２」であって、
かつ、シフト制御信号が「Hi」の場合に「Lo」となり、
それ以外の場合に「Hi」となる。この第１読み出しイネ
ーブル信号は、メモリ５２に出力され、さらに、図５
（ｋ）に示す第１読み出しイネーブル信号を１クロック
分シフトした第２読み出しイネーブル信号がラッチ回路
５３に出力される。メモリ５２およびラッチ回路５３
は、読み出しイネーブル信号がHiの場合に、記憶してい
るデータを出力する。

【００４６】位相調整パターン信号は、図７に示すよう
に、スタッフ判定信号が「０」であって、かつ、シフト
制御信号が「Lo」の場合に「Ａ」となり、スタッフ判定
信号が「１」であって、かつ、シフト制御信号が「Lo」
の場合に「Ｂ」となり、スタッフ判定信号が「０」であ
って、かつ、シフト制御信号が「Hi」の場合に「Ｃ」と
なり、スタッフ判定信号が「２」であって、かつ、シフ
ト制御信号が「Lo」の場合に「Ｄ」となり、スタッフ判
定信号が「１」であって、かつ、シフト制御信号が「H
i」の場合に「Ｅ」となる。この位相調整パターン信号
は、ＳＥＬ５４に出力される。

【００４７】そして、メモリ５２は、図５（ｇ）、
（ｈ）および（ｊ）に示すように、読み出しクロックｆ
b のタイミングで、第１読み出しイネーブル信号が「H
i」の場合にアドレスに従って記憶されているデータを
読み出し、全６ビットのデータをＳＥＬ５４に出力し、
下位３ビット（［２］、［１］および［０］）のデータ
をラッチ回路５３に出力する。

【００４８】ラッチ回路５３は、図５（ｋ）および
（ｍ）に示すように、読み出しクロックｆb のタイミン
グで、第２読み出しイネーブル信号が「Hi」の場合に保
持している下位３ビットのデータをＳＥＬ５４に出力す
る。第２読み出しイネーブル信号は、第１読み出しイネ
ーブル信号より１クロック遅れているので、ラッチ回路
５３のデータは、図５（ｍ）に示すように１クロック遅
れて出力される。

【００４９】ＳＥＬ５４は、読み出しクロックｆb のタ
イミングで、図８に示す位相調整パターン信号に応じて
データを出力する。すなわち、位相調整パターン信号が
「Ａ」である場合は、メモリ５２から出力された６ビッ
トのデータを出力する。位相調整パターン信号が「Ｂ」
である場合は、上位３ビットをドントケア（don't car
e）にし、かつ、下位３ビットをメモリ５２から出力さ
れた上位３ビットにしたデータを出力する。なお、この
ドントケア用のビットは、不図示のドントケアビット生
成部等からＳＥＬ５４に入力させることとすればよい。
位相調整パターン信号が「Ｃ」である場合は、上位３ビ
ットをラッチ回路５３から出力された３ビットにし、か
つ、下位３ビットをメモリ５２から出力された３ビット
にしたデータを出力する。位相調整パターン信号が
「Ｄ」である場合は、６ビットすべてをドントケアにす
る。位相調整パターン信号が「Ｅ」である場合は、上位
３ビットをドントケアにし、かつ、下位３ビットをラッ
チ回路５３から出力された３ビットにしたデータを出力
する。

【００５０】次に、第１番目の入力データ「１９・２０
・２１」のスタッフ情報が１バイト分の正スタッフ動作
を行う情報を含む信号、第２番目の入力データ「１６・
１７・１８」のスタッフ情報が２バイト分の正スタッフ
動作を行う情報を含む信号、および、第３番目の入力デ
ータ「１０・１１・１２」のスタッフ情報が１バイト分
の正スタッフ動作を行う情報を含む信号が位相調整回路
４３に順次に入力された場合について、図５に基づいて
説明する。

【００５１】この場合では、第１番目の入力データ「１
・２・３」、「４・５・６」、・・・「１６・１７・１
８」のスタッフ情報は、スタッフ動作を行う必要がない
ことを示す情報であるので、スタッフ判定信号は「０」
である（図５（ｅ））。このため、シフト制御信号は、
Loであり（図５（ｆ））、第１読み出しイネーブル信号
は、Hiである（図５（ｇ））。よって、第２読み出しイ
ネーブル信号は、Hiであり（図５（ｋ））、位相調整パ
ターン信号は、Ａである（図５（ｎ））。

【００５２】したがって、入力データ「１・２・３」お
よび「４・５・６」が記憶されているアドレス「０」の
データがＳＥＬ５４で選択されて出力され、入力データ
「７・８・９」および「１０・１１・１２」が記憶され
ているアドレス「１」のデータがＳＥＬ５４で選択され
て出力され、そして、入力データ「１３・１４・１５」
および「１６・１７・１８」が記憶されているアドレス
「２」のデータがＳＥＬ５４で選択されて出力される
（図５（ｐ））。

【００５３】そして、入力データ「１９・２０・２１」
のスタッフ情報は、３ビット分の正スタッフ動作を行う
ことを示す情報であるので、スタッフ判定信号は「１」
となる（図５（ｅ））。このため、シフト制御信号は、
次のクロックで反転してHiになるがこのクロックではま
だLoであり（図５（ｆ））、第１読み出しイネーブル信
号は、Hiである（図５（ｇ））。よって、第２読み出し
イネーブル信号は、Hiであり（図５（ｋ））、位相調整
パターン信号は、Ｂである（図５（ｎ））。

【００５４】したがって、ＳＥＬ５４は、上位３ビット
をドントケアとし、かつ、下位３ビットをメモリ５２か
ら出力された「１９・２０・２１」とする「−・−・−
・１９・２０・２１」を出力する（図５（ｐ））。そし
て、第１番目の入力データ「２２・２３・２４」、およ
び、第２番目の入力データ「１・２・３」、・・・「１
３・１４・１５」のスタッフ情報は、スタッフ動作を行
う必要がないことを示す情報であるので、スタッフ判定
信号は「０」である（図５（ｅ））。このため、シフト
制御信号は、１クロック前におけるスタッフ判定信号
「１」によって反転してHiになり（図５（ｆ））、第１
読み出しイネーブル信号は、Hiである（図５（ｇ））。
よって、第２読み出しイネーブル信号は、Hiであり（図
５（ｋ））、位相調整パターン信号は、Ｃである（図５
（ｎ））。

【００５５】したがって、ＳＥＬ５４は、上位３ビット
をラッチ回路５３から出力された３ビットにし、かつ、
下位３ビットをアドレス「３」から出力された上位３ビ
ットにした「２２・２３・２４・１・２・３」を出力
し、そして、上位３ビットをラッチ回路５３から出力さ
れた３ビットにし、かつ、下位３ビットをアドレス
「０」から出力された上位３ビットにした「４・５・６
・７・８・９」を出力し、さらに、上位３ビットをラッ
チ回路５３から出力された３ビットにし、かつ、下位３
ビットをアドレス「１」から出力された上位３ビットに
したおよび「１０・１１・１２・１３・１４・１５」を
出力する（図５（ｐ））。

【００５６】一方、入力データ「１６・１７・１８」の
スタッフ情報は、６ビット分の正スタッフ動作を行うこ
とを示す情報であるので、スタッフ判定信号は「２」と
なる（図５（ｅ））。このため、シフト制御信号は、Hi
のままであり（図５（ｆ））、第１読み出しイネーブル
信号は、１クロックだけLoになる（図５（ｇ））。よっ
て、第２読み出しイネーブル信号は、Lo，Hiであり（図
５（ｋ））、位相調整パターン信号は、Ｄ・Ｃである
（図５（ｎ））。

【００５７】したがって、ＳＥＬ５４は、６ビットすべ
てがドントケアである「−・−・−・−・−・−」を出
力した後に、上位３ビットをラッチ回路５３から出力さ
れた３ビットにし、かつ、下位３ビットをアドレス
「２」から出力された上位３ビットにした「１６・１７
・１８・１９・２０・２１」を出力する（図５
（ｐ））。そして、第３番目の入力データ「１９・２０
・２１」および「２２・２３・２４」、ならびに、第３
番目の入力データ「１・２・３」、・・・、「７・８・
９」のスタッフ情報は、スタッフ動作を行う必要がない
ことを示す情報であるので、スタッフ判定信号は「０」
である（図５（ｅ））。このため、シフト制御信号は、
Hiのままであり（図５（ｆ））、第１読み出しイネーブ
ル信号は、Hiである（図５（ｇ））。よって、第２読み
出しイネーブル信号は、Hiであり（図５（ｋ））、位相
調整パターン信号は、Ｃである（図５（ｎ））。

【００５８】したがって、ＳＥＬ５４は、上位３ビット
をラッチ回路５３から出力された３ビットにし、かつ、
下位３ビットをメモリ５２から出力された３ビットにし
た「２２・２３・２４・１・２・３」および「４・５・
６・７・８・９」を順次に出力する（図５（ｐ））。一
方、第３番目の入力データ「１０・１１・１２」のスタ
ッフ情報は、３ビット分の正スタッフ動作を行うことを
示す情報であるので、スタッフ判定信号は「１」となる
（図５（ｅ））。このため、シフト制御信号は、次のク
ロックで反転してLoになるがこのクロックではまだHiで
あり（図５（ｆ））、第１読み出しイネーブル信号は、
１クロックだけLoとなる（図５（ｇ））。よって、第２
読み出しイネーブル信号は、Hiであり（図５（ｋ））、
位相調整パターン信号は、Ｅである（図５（ｎ））。

【００５９】したがって、ＳＥＬ５４は、上位３ビット
をドントケアとし、かつ、下位３ビットをラッチ回路５
３から出力された「１０・１１・１２」とする「−・−
・−・１０・１１・１２」を出力する（図５（ｐ））。
そして、第３番目の入力データ「１３・１４・１５」、
・・・、「２２・２３・２４」のスタッフ情報は、スタ
ッフ動作を行う必要がないことを示す情報であるので、
スタッフ判定信号は「０」である（図５（ｅ））。この
ため、シフト制御信号は、１クロック前におけるスタッ
フ判定信号「１」によって反転してLoになり（図５
（ｆ））、第１読み出しイネーブル信号は、Hiである
（図５（ｇ））。よって、第２読み出しイネーブル信号
は、１クロック遅れるからLo・Hi・Hiであり（図５
（ｋ））、位相調整パターン信号は、Ａ・Ａである（図
５（ｎ））。

【００６０】したがって、入力データ「１３・１４・１
５」および「１６・１７・１８」が記憶されているアド
レス「２」のデータがＳＥＬ５４で選択されて出力さ
れ、入力データ「１９・２０・２１」および「２２・２
３・２４」が記憶されているアドレス「１」のデータが
ＳＥＬ５４で選択されて出力される（図５（ｐ））。第
２の実施形態における位相調整回路４３は、このように
スタッフ情報バイトから位相調整量を読み出し、３
（ｎ）ビットを位相シフト単位として、位相調整量に相
当するビット数だけデータをシフトするように動作する
ので、２倍（Ｘ・ｎ倍）のパラレルデータに変換したと
しても位相を調整することができる。

【００６１】ここで、位相調整パターンの作成方法につ
いて説明する。図９は、シフト単位の２倍のビット数に
パラレル変換する場合における位相調整パターンの考え
方を説明する図である。

【００６２】第２の実施形態では、受信信号を「Ｓ」と
おくと、受信シリアルデータ「Ｓ1，Ｓ2 ，Ｓ3 ，Ｓ4
，Ｓ5 ，Ｓ6 ，Ｓ7 ，Ｓ8 ，・・・」は、６ビットの
パラレルデータに変換しており、従来の３ビットの場合
に対し２倍のビット数のパラレルデータとして処理され
る。ここで、Ｓ1 〜Ｓ3 ＝Ｘ1 、Ｓ4 〜Ｓ6 ＝Ｙ1 、Ｓ
7 〜Ｓ9 ＝Ｘ2 、および、Ｓ10〜Ｓ12＝Ｙ2 とする。

【００６３】第２の実施形態では、位相の調整単位は、
３ビットを単位として調整する必要があり、少なくとも
位相の調整量は、「スタッフ無し」、「３ビット分のシ
フト」および「６ビット分のシフト」とする。このた
め、図９（ａ）に示すように、メモリ５２に記憶されて
いる「Ｘ1 Ｙ1」を「スタッフ無し」の場合では、「Ｘ1
Ｙ1 」（Ａ）をそのまま出力すればよい。メモリ５２
に記憶されている「Ｘ1 Ｙ1 」を「３ビット分のシフ
ト」の場合では、「−Ｘ1 」（Ｂ）として出力し、これ
に続くデータを「Ｙ1 Ｘ2 」（Ｃ）と出力する必要があ
る。メモリ５２に記憶されている「Ｘ1 Ｙ1 」を「６ビ
ット分のシフト」の場合では、「−−」（Ｄ）の後に
「Ｘ1 Ｙ1 」（Ａ）をそのまま出力すればよい。一方、
「Ｙ1 Ｘ2」（Ｃ）の状態から「スタッフ無し」の場合
では、「Ｙ1 Ｘ2 」（Ｃ）をそのまま出力すればよく、
「３ビット分のシフト」の場合では、「−Ｙ1 」（Ｅ）
として出力し、これに続くデータを「Ｘ2 Ｙ2 」（Ａ）
と出力すればよく、「２クロック分のシフト」の場合で
は、「−−」（Ｄ）の後に「Ｙ1 Ｘ2 」（Ｃ）をそのま
ま出力すればよい。

【００６４】したがって、上述の如くＡないしＥの５個
の位相調整パターンを出力することができるようにＳＥ
Ｌ５４を動作させればよい。なお、第２の実施形態で
は、６ビットのパラレルデータに変換して処理する場合
について説明したがこれに限定されるものではない。位
相シフト単位のＸ倍（Ｘは、２以上の整数）について適
用することができる。

【００６５】例えば、Ｘ＝３倍として９ビットのパラレ
ルデータに変換して処理する場合では、位相調整パター
ンを図１０に示すように９個のパターンを出力すること
ができるようにＳＥＬ５４を動作させればよい。図１０
は、シフト単位の３倍のビット数にパラレル変換する場
合における位相調整パターンの考え方を説明する図であ
る。

【００６６】なお、この場合では、９ビットのパラレル
データに変換している。ここで、Ｓ1 〜Ｓ3 ＝Ｘ1 、Ｓ
4 〜Ｓ6 ＝Ｙ1 、Ｓ7 〜Ｓ9 ＝Ｚ1 、Ｓ10〜Ｓ12＝Ｘ2
、Ｓ13〜Ｓ15＝Ｙ2 、Ｓ16〜Ｓ18＝Ｚ2 とする。ま
た、位相の調整量は、「スタッフ無し」、「３ビット分
のシフト」および「６ビット分のシフト」とする。そし
て、９ビットのパラレルデータに変換しているので、こ
れに対応してメモリは、１個のアドレスに３倍のデー
タ、つまり、９個のデータを記憶することができるよう
にする必要がある。

【００６７】まず、位相調整パターンは、図１０（ａ）
に示すように、「Ｘ1 Ｙ1 Ｚ1 」を「スタッフ無し」の
場合では、「Ｘ1 Ｙ1 Ｚ1 」（A#）をそのまま出力すれ
ばよい。「３ビット分のシフト」の場合では、「−Ｘ1
Ｙ1 」（D#）を出力し、これに続くデータを「Ｚ1 Ｘ2
Ｙ2 」（C#）と出力する必要がある。「６ビット分のシ
フト」の場合では、「−−Ｘ1 」（G#）を出力し、これ
に続くデータを「Ｙ1Ｚ1 Ｘ2 」（B#）と出力する必要
がある。

【００６８】また、位相調整パターンは、図１０（ｂ）
に示すように、「Ｙ1 Ｚ1 Ｘ2 」を「スタッフ無し」の
場合では、「Ｙ1 Ｚ1 Ｘ2 」（B#）をそのまま出力すれ
ばよい。「３ビット分のシフト」の場合では、「−Ｙ1
Ｚ1 」（E#）を出力し、これに続くデータを「Ｘ2 Ｙ2
Ｚ2 」（A#）と出力する必要がある。「６ビット分のシ
フト」の場合では、「−−Ｙ1 」（H#）を出力し、これ
に続くデータを「Ｚ1Ｘ2 Ｙ2 」（C#）と出力する必要
がある。

【００６９】そして、位相調整パターンは、図１０
（ｃ）に示すように、「Ｚ1 Ｘ2 Ｙ2 」を「スタッフ無
し」の場合では、「Ｚ1 Ｘ2 Ｙ2 」（C#）をそのまま出
力すればよい。「３ビット分のシフト」の場合では、
「−Ｚ1 Ｘ2 」（F#）を出力し、これに続くデータを
「Ｙ2 Ｚ2 Ｘ3 」（B#）と出力する必要がある。「６ビ
ット分のシフト」の場合では、「−−Ｚ1 」（J#）を出
力し、これに続くデータを「Ｘ2 Ｙ2 Ｚ2 」（A#）と出
力する必要がある。そして、すべてドントケアである
「−−−」（K#）（不図示）のパターンもある。

【００７０】一方、D#の状態から「スタッフ無し」、
「３ビット分シフト」および「６ビット分シフト」は、
それぞれD#、G#、K#となり、G#の状態から「スタッフ無
し」、「３ビット分シフト」および「６ビット分シフ
ト」は、それぞれG#、K#、D#となり、上述のパターンに
なる。他のE#、H#、F#およびJ#も同様に上述のパターン
になる。

【００７１】したがって、このようなA#ないしK#の１０
個の位相調整パターンを出力することができるようにす
ればよい。同様に、負のスタッフの場合の位相調整パタ
ーン信号を決定することにより、負のスタッフの場合に
も対応することができる。次に、別の実施形態について
説明する。

【００７２】（第３の実施形態の構成）第３の実施形態
における位相調整回路は、第１の実施形態と同様の光通
信システムの光通信装置に備えて使用される。この光通
信システムおよび光通信装置の構成は、図１における位
相調整回路２３の代わりに第３の実施形態にかかる位相
調整回路６３を使用することを除き、図１に示す構成と
同様であるので、その説明を省略する。そして、信号の
フレームフォーマットも、図２に示す構成である。

【００７３】図１１は、第３の実施形態における位相調
整回路のブロック図である。図１１において、第３の実
施形態にかかる位相調整回路６３は、スタッフ情報判定
回路７１、メモリ７２-1、７２-2およびＳＥＬ７４とを
備えて構成される。

【００７４】なお、スタッフ情報判定回路７１を制御手
段として用い、スタッフ情報判定回路７１とＳＥＬ７４
とを選択手段として用いている。入力データは、メモリ
７２-1、７２-2およびスタッフ情報判定回路７１に入力
される。スタッフ情報判定回路７１は、第１読み出しイ
ネーブル信号をメモリ７２-1に出力し、第２読み出しイ
ネーブル信号をメモリ72-2に出力し、位相調整パターン
信号をＳＥＬ７４に出力する。メモリ７２-1は、入力デ
ータの上位３ビットおよび第１読み出しイネーブル信号
の他に、さらに、書き込みクロックｆa 、書き込みアド
レス、読み出しクロックｆb および読み出しアドレスが
入力され、一旦記憶した記憶内容をＳＥＬ７４に出力す
る。メモリ７２-2は、入力データの下位３ビットおよび
第２読み出しイネーブル信号の他に、さらに、書き込み
クロックｆa 、書き込みアドレス、読み出しクロックｆ
b および読み出しアドレスが入力され、一旦記憶した記
憶内容をＳＥＬ７４に出力する。ＳＥＬ７４は、位相調
整パターン信号に従う出力データを出力する。

【００７５】（第３の実施形態の作用効果）このような
位相調整回路６３の作用効果について説明する。図１２
は、第３の実施形態における位相調整回路のタイムチャ
ートを示す図である。図１３は、アドレスと入力データ
との関係を示す図である。

【００７６】図１３（ａ）は、メモリ７２-1における関
係図であり、図１３（ｂ）は、メモリ７２-2における関
係図である。図１４は、位相調整パターン信号と選択ビ
ットとの関係を示す図である。なお、図１２ないし図１
４において、ＲaＤＴ は、メモリ７２-1から読み出され
るデータを意味し、ＲbＤＴ は、メモリ７２-2から読み
出されるデータを意味し、［］を添えた数字は、各デー
タのビット位置を示す。例えば、ＲaＤＴ ［２］は、メ
モリ７２-1から読み出されたデータのＭＳＢを示し、Ｒ
bＤＴ ［０］は、メモリ７２-2から読み出されたデータ
のＬＳＢを示す。また、図５は、各１ないし２４のデー
タを連続して図示したが、実際には、スタッフ情報バイ
トの内容の判別などに時間を要するので、各データ間に
時間的間隙がある。そして、位相調整パターン信号とス
タッフ判定信号およびシフト制御信号との関係は、図７
と同一なので、省略する。

【００７７】入力データを受信したメモリ７２-1は、書
き込みクロックｆa のタイミングによって次々と所定の
書き込みアドレスに従って入力データを記憶する。入力
データは、図１３（ａ）に示すように、６ビットのパラ
レルデータのうち上から３ビットが１個のアドレスに記
憶される。メモリ７２-1の各アドレスをa0、a1、a2およ
びa3と表示する。そして、入力データを受信したメモリ
７２-2は、書き込みクロックｆa のタイミングによって
次々と所定の書き込みアドレスに従って入力データを記
憶する。入力データは、図１３（ｂ）に示すように、６
ビットのパラレルデータのうち下から３ビットが１個の
アドレスに記憶される。メモリ７２-2の各アドレスをb
0、b1、b2およびb3と表示する（図８（ａ）、（ｂ）、
（ｃ））。

【００７８】図１３に示すように、例えば、入力データ
の「１・２・３・４・５・６」は、上から３ビットがア
ドレス「a0」に書き込まれ、下から３ビットがアドレス
「b0」に書き込まれる。そして、入力データ「１」、
「２」、「３」がアドレス「a0」の［２］、［１］、
［０］にそれぞれ書き込まれ、入力データ「４」、
「５」、「６」がアドレス「b0」の［２］、［１］、
［０］にそれぞれ書き込まれる。入力データの「７・８
・９・１０・１１・１２」、「１３・１４・１５・１６
・１７・１８」および「１９・２０・２１・２２・２３
・２４」も、それぞれアドレス番号「１」、「２」およ
び「３」に同様に書き込まれる。

【００７９】また、入力データを受信したスタッフ情報
判定回路７１は、伝送フレームにおけるスタッフ情報を
格納するスタッフ情報バイトの領域を読み込み、スタッ
フ情報を判断する。スタッフ情報は、正のスタッフまた
は負のスタッフを行うために信号をシフトするビット数
を示す情報である。スタッフ情報判定回路７１は、スタ
ッフ情報からスタッフ判定信号を生成する。このスタッ
フ判定信号は、例えば、「０」が「スタッフ無し」を意
味し、「１」が「３ビット分シフトさせる正のスタッ
フ」を意味し、「２」が「６ビット分シフトさせる正の
スタッフ」を意味する。

【００８０】そして、スタッフ情報判定回路７１は、ス
タッフ判定信号に応じてシフト制御信号を生成する。シ
フト制御信号は、図１２（ｆ）に示すようにスタッフ判
定信号が「１」になるごとに反転する信号であり、その
初期値を「Lo」とする。よって、例えば、スタッフ判定
信号が「０・０・０・１・０・０・０・２・０・０・０
・１・０・０・０」である場合には、これに応じて、シ
フト制御信号は、１ビット遅れて、「Lo・Lo・Lo・Hi・
Hi・Hi・Hi・Hi・Hi・Hi・Hi・Lo・Lo・Lo・Lo」にな
る。

【００８１】さらに、スタッフ情報判定回路７１は、こ
れらスタッフ判定信号およびシフト制御信号に応じて第
１読み出しイネーブル信号、第２読み出しイネーブル信
号および位相調整パターン信号を生成する。第１読み出
しイネーブル信号は、スタッフ判定信号が「１」であっ
て、かつ、シフト制御信号が「Hi」、および、スタッフ
判定信号が「２」であって、かつ、シフト制御信号が
「Hi」の場合に「Lo」となり、それ以外の場合に「Hi」
となる。この第１読み出しイネーブル信号は、メモリ７
２-1用の読み出し信号として、メモリ７２-1に出力され
る。

【００８２】第２読み出しイネーブル信号は、スタッフ
判定信号が「１」であって、かつ、シフト制御信号が
「Lo」、および、スタッフ判定信号が「２」であって、
かつ、シフト制御信号が「Hi」の場合に「Lo」となり、
それ以外の場合に「Hi」となる。この第２読み出しイネ
ーブル信号は、メモリ７２-2用の読み出し信号として、
メモリ７２-2に出力される。

【００８３】位相調整パターン信号は、スタッフ判定信
号が「０」であって、かつ、シフト制御信号が「Lo」の
場合に「Ａ」となり、スタッフ判定信号が「１」であっ
て、かつ、シフト制御信号が「Lo」の場合に「Ｂ」とな
り、スタッフ判定信号が「０」であって、かつ、シフト
制御信号が「Hi」の場合に「Ｃ」となり、スタッフ判定
信号が「２」であって、かつ、シフト制御信号が「Hi」
の場合に「Ｄ」となり、スタッフ判定信号が「１」であ
って、かつ、シフト制御信号が「Hi」の場合に「Ｅ」と
なる。この位相調整パターン信号は、ＳＥＬ７４に出力
される。

【００８４】そして、メモリ７２-1、７２-2は、図１２
（ｇ）ないし（ｎ）に示すように、読み出しクロックｆ
b のタイミングで、第１および第２読み出しイネーブル
信号が「Hi」の場合に各アドレスに従って記憶されてい
るデータを読み出し、各３ビットデータをＳＥＬ７４に
出力する。なお、図１２（ｊ）、（ｎ）を比較すると、
「１・２・３」と「４・５・６」（※）は、同一時点の
パラレルデータであり、「１・２・３」と「２２・２３
・２４」（※※）は、時系列的に前後するパラレルデー
タとなっている。

【００８５】ＳＥＬ７４は、読み出しクロックｆb のタ
イミングで、図１４に示す位相調整パターン信号に応じ
てデータを出力する。すなわち、位相調整パターン信号
が「Ａ」である場合は、メモリ７２-1から出力された３
ビットのデータを上から３ビットにし、かつ、メモリ７
２-2から出力された３ビットのデータを下から３ビット
にしたデータを出力する。位相調整パターン信号が
「Ｂ」である場合は、上から３ビットを例えば前述のよ
うにドントケア（don't care）にし、かつ、下から３ビ
ットをメモリ７２-1から出力された上から３ビットにし
たデータを出力する。位相調整パターン信号が「Ｃ」で
ある場合は、上から３ビットをメモリ７２-2から出力さ
れた３ビットにし、かつ、下から３ビットをメモリ７２
-1から出力された３ビットにしたデータを出力する。位
相調整パターン信号が「Ｄ」である場合は、６ビットす
べてをドントケアにする。位相調整パターン信号が
「Ｅ」である場合は、上から３ビットをドントケアに
し、かつ、下から３ビットをメモリ７２-2から出力され
た３ビットにしたデータを出力する。

【００８６】第３の実施形態における位相調整回路６３
は、各素子が上述のように動作するので、例えば、第１
番目の入力データ「１９」以降のデータに対してスタッ
フ情報が３ビット分の正スタッフ動作を行う情報を含む
信号、第２番目の入力データ「１６」以降のデータに対
してスタッフ情報が６ビット分の正スタッフ動作を行う
情報を含む信号、および、第３番目の入力データ「１
０」以降のデータに対してスタッフ情報が３ビット分の
正スタッフ動作を行う情報を含む信号が順次に入力され
ると、図１２（ｐ）に示すよう、位相調整パターン信号
は、Ａ・Ａ・Ａ・Ｂ・Ｃ・Ｃ・Ｃ・Ｄ・Ｃ・Ｃ・Ｃ・Ｅ
・Ａ・Ａとなるので、図１２（ｒ）に示すように、確実
に位相を調整する。

【００８７】このように第３の実施形態における位相調
整回路６３は、このようにスタッフ情報バイトから位相
調整量を読み出し、位相調整量に相当するビット数だけ
データをシフトするように動作するので、位相調整のシ
フト単位ｎビットの２倍以上のビット数のパラレルデー
タに変換したとしても位相を調整することができる。

【００８８】

【発明の効果】本発明にかかる位相調整回路は、以上説
明したように動作するので、位相調整のシフト単位ｎビ
ットの２倍以上のビット数でパラレル処理をしたとして
も、確実に位相を調整することができる。そして、単位
処理量あたりの周波数を下げることができる。このた
め、消費電力を抑制することができ、高速動作用の特殊
な素子を使用することなく、位相調整回路を作成するこ
とができる。

【図面の簡単な説明】

【図１】第１の実施形態における光通信システムの構成
および光通信装置の構成を示す図である。

【図２】第１の実施形態にかかる信号のフレームフォー
マットである。

【図３】第１の実施形態における位相調整回路のブロッ
ク図である。

【図４】第２の実施形態における位相調整回路のブロッ
ク図である。

【図５】第２の実施形態における位相調整回路のタイム
チャートを示す図である。

【図６】アドレスと入力データとの関係を示す図であ
る。

【図７】位相調整パターン信号とスタッフ判定信号およ
びシフト制御信号との関係を示す図である。

【図８】位相調整パターン信号と選択ビットとの関係を
示す図である。

【図９】シフト単位の２倍のビット数にパラレル変換す
る場合における位相調整パターンの考え方を説明する図
である。

【図１０】シフト単位の３倍のビット数にパラレル変換
する場合における位相調整パターンの考え方を説明する
図である。

【図１１】第３の実施形態における位相調整回路のブロ
ック図である。

【図１２】第２の実施形態における位相調整回路のタイ
ムチャートを示す図である。

【図１３】アドレスと入力データとの関係を示す図であ
る。

【図１４】位相調整パターン信号と選択ビットとの関係
を示す図である。

【図１５】フレームフォーマットを示す図である。

【図１６】位相差とスタッフバイトとの関係を示す図で
ある。

【図１７】従来の光通信システムの構成を示す図であ
る。

【図１８】従来の位相調整回路のブロック図である。

【図１９】アドレスと入力データとの関係を示す図であ
る。

【図２０】従来の位相調整回路のタイムチャートを示す
図である。

【符号の説明】

２３、４３、６３ 位相調整回路 ３１ 位相情報判定回路 ３２ 主記憶回路 ３３ 選択回路 ５１、７１ スタッフ情報判定回路 ５２、７２ メモリ ５３ ラッチ回路 ５４、７４ セレクタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊熊 宏 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 ▲高▼安 昭男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5J106 AA03 BB01 DD00 DD21 DD33 DD37 DD43 GG14 GG19 HH02 KK25 KK29 5K034 AA15 EE01 HH01 HH02 HH05 HH24 HH25 HH36 HH42 HH46 5K047 AA15 BB02 GG11 GG45 LL04 LL05 MM24 MM53

Claims (3)

【特許請求の範囲】
1. 【請求項１】 受信信号に含まれる位相調整情報を用い
   て、受信信号に対してｎビットをシフト単位とする位相
   調整を行う位相調整回路において、 受信信号をＸ・ｎ（Ｘは２以上の整数、ｎは自然数）ビ
   ットのパラレル信号に順次変換する変換手段と、 該パラレル信号を時系列の順に記憶する複数の記憶部
   と、 前記位相調整情報に応じて前記複数の記憶部に対する読
   み出し制御を個別に行い、時系列的に前後するパラレル
   信号または同一時点でのパラレル信号を出力させる読み
   出し制御手段と、 前記位相調整情報に応じたパターンに従って、前記記憶
   部からの出力信号を選択し、Ｘ・ｎビットのパラレル信
   号を出力する選択手段とを備えたことを特徴とする位相
   調整回路。
2. 【請求項２】 受信信号に含まれる位相調整情報を用い
   て、受信信号に対してｎビットをシフト単位とする位相
   調整を行う位相調整回路において、 受信信号をＸ・ｎ（Ｘは２以上の整数、ｎは自然数）ビ
   ットのパラレル信号に順次変換する変換手段と、 該パラレル信号を時系列の順に記憶する第１の記憶部
   と、 該第１の記憶部の出力信号を記憶する第２の記憶部と、 前記位相調整情報に応じて該第１の記憶部および該第２
   の記憶部に対する読み出し制御を個別に行い、該第２の
   記憶部の出力信号が前に該第１の記憶部から出力された
   信号となるように制御する読み出し制御手段と、 前記位相調整情報に応じたパターンに従って、該第１の
   記憶部、該第２の記憶部からの出力信号を選択し、Ｘ・
   ｎビットのパラレル信号を出力する選択手段とを備えた
   ことを特徴とする位相調整回路。
3. 【請求項３】 受信信号に含まれる位相調整情報を用い
   て、受信信号に対してｎビットをシフト単位とする位相
   調整を行う位相調整方法において、 受信信号をＸ・ｎ（Ｘは２以上の整数、ｎは自然数）ビ
   ットのパラレル信号に順次変換する第１ステップと、 該パラレル信号を時系列の順に複数の記憶部に記憶する
   第２ステップと、 前記位相調整情報に応じて前記複数の記憶部に対する読
   み出し制御を個別に行い、時系列的に前後するパラレル
   信号または同一時点でのパラレル信号を出力させる第３
   ステップと、 前記位相調整情報に応じたパターンに従って、前記記憶
   部からの出力信号を選択し、Ｘ・ｎビットのパラレル信
   号を出力する第３ステップとを含むことを特徴とする位
   相調整方法。