JP3411109B2 - フレーム位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフレーム位相同期回路
（フレームアライナ）に関するものである。

【０００２】

【従来の技術】通信網内で、同一規定のフレームフォー
マット伝送路信号が、異なるクロック系のシステム間を
伝達する際には、クロックを乗り換えると共に、伝達先
のシステムのフレーム位相に同期させることが必要とな
り、このような処理を行なうためにフレーム位相同期回
路が設けられている。

【０００３】通常、伝送路信号のフレームフォーマット
は、通信網運用管理情報部（オーバヘッド）と主信号部
（ペイロード）とから構成されている。伝送路上では、
ペイロードの位相は、フレームフォーマットの位相に対
して任意である。例えば、伝送路信号を伝送路クロック
系から局内クロック系に乗り換える場合、局内クロック
系に位相同期したフレームフォーマットのオーバヘッド
を構築し、局内装置で規定されたペイロードの位相に、
ペイロードの位相を変移させる。ペイロードの位相を変
移させるために、フレーム位相同期回路において、ペイ
ロード部を伝送路クロック系の位相でメモリ（エラステ
ィックストアメモリ）に書込み、局内クロック系の位相
でメモリから読出すことが行なわれる。

【０００４】両クロック系間の位相変動やフレーム位相
同期変換のために最小限必要な位相差以内に、メモリの
書込位相及び読出位相が接近した場合には、メモリの書
込位相及び読出位相が逆転するスリップが多数回発生す
る恐れがある。例えば、書込位相が読出位相を追い越す
と、メモリに一旦書き込まれたデータが読み出される前
に次のデータが書き込まれ、読出位相が書込位相を追い
越すと、書き込まれたデータが時間をおいて２回読み出
され、後半の読出時には過去のデータが読み出されたこ
とになる。

【０００５】このようなスリップの頻繁発生の恐れを回
避するため、従来においては、メモリに対する書込位相
と読出位相との位相差を監視し、両位相が接近した場合
には、一方の位相を強制的に変化させることを行なって
いた。すなわち、スリップを１回発生させることによ
り、それ以降は安定にさせてスリップが頻繁に発生する
ことを防止するようにしている。このような防止方法の
具体的方法として、一般的には、メモリとして２フレー
ム容量のものを適用し、書込位相及び読出位相の周期を
２フレームとすると共に、書込位相又は読出位相の一方
については１フレームだけ位相が異なるものを２個用意
し、書込位相及び読出位相が接近したときには２個の位
相が用意されている書込位相又は読出位相を１フレーム
だけ異なるものに切り替える。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
従来方法によれば、スリップの頻繁発生を防止するため
に、メモリとして２フレーム分の容量を有するものを適
用しなければならない。最近においては、１フレーム当
りのデータ量が多くなる傾向にあり、かかるメモリ容量
の多大化は、実際上、メモリ用集積回路の個数やその周
辺回路を増大させることになり、回路全体を大型、複雑
なものとする。

【０００７】また、書込位相又は読出位相の一方につい
ては１フレームだけ異なる２個の位相を用意しているの
で、この点でも装置全体を大型、複雑なものとしてい
る。

【０００８】さらに、一方の位相を強制的に１フレーム
だけ異なるものに切り替えたときには、常に１回スリッ
プが発生する。このときのスリップにおけるデータの消
失量や追加量は１フレーム相当のデータ量であって多大
であり、伝送品質を大きく低下させる。

【０００９】本発明は、以上の点を考慮してなされたも
のであり、回路全体のメモリ容量を少なくでき、しか
も、一方のアクセス位相として１フレーム異なるものを
発生する構成が不要な、スリップの発生をほとんどなく
すことができるフレーム位相同期回路を提供しようとし
たものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、入力系フレームパルス及び入力
系クロックに基づいて書込アドレス発生部が形成した書
込アドレスに従って、入力系からの伝送信号をエラステ
ィックストアメモリに書込むと共に、取込系フレームパ
ルス及び取込系クロックに基づいて読出アドレス発生部
が形成した読出アドレスに従って、エラスティックスト
アメモリに格納されている伝送信号を読出し、入力系及
び取込系のフレーム同期及びクロック乗換えを行なうフ
レーム位相同期回路を、以下のようにした。

【００１１】すなわち、書込アドレス発生部は、入力系
フレームパルスの入力に基づいて書込アドレスを初期値
に設定するものであって、エラスティックストアメモリ
が１フレームに相当するアドレスを備え、入力系からの
伝送信号を可変移相させてエラスティックストアメモリ
に与える第１の可変移相手段と、入力系フレームパルス
を可変移相させて書込アドレス発生部に与える第２の可
変移相手段と、第２の可変移相手段から入力系フレーム
パルスが入力された時点の読出アドレスを検出して、検
出された読出アドレスが１フレームに相当するアドレス
における所定の範囲内である場合に、読出アドレス発生
部が形成する読出アドレスが所定の範囲外になるまで書
込アドレスの初期値への設定を遅らせるように第１およ
び第２の可変移相手段の共通移相量を決定する移相量制
御手段とを備えたことを特徴とする。

【００１２】ここで、第１及び第２の可変移相手段がそ
れぞれ、直並列変換用のシフトレジスタと、そのシフト
レジスタの並列出力から１個の出力を選択するセレクタ
とから構成されていることは、好ましい一態様である。

【００１３】また、第１及び第２の可変移相手段がそれ
ぞれ、入力信号に対して所定位相差の整数倍ずつ異なる
偶数個の信号を形成するシフトレジスタと、そのシフト
レジスタからの偶数個の移相された入力信号と、移相さ
れる前の入力信号との中から１個を選択するセレクタと
から構成されていることは、好ましい他の一態様であ
る。

【００１４】

【作用】本発明も、入力系フレームパルス及び入力系ク
ロックに基づいて書込アドレス発生部が形成した書込ア
ドレスに従って、入力系からの伝送信号をエラスティッ
クストアメモリに書込むと共に、取込系フレームパルス
及び取込系クロックに基づいて読出アドレス発生部が形
成した読出アドレスに従って、エラスティックストアメ
モリに格納されている伝送信号を読出し、入力系及び取
込系のフレーム同期及びクロック乗換えを行なうフレー
ム位相同期回路を前提とする。

【００１５】従来回路でメモリ容量を大きくしていた原
因は、入力系クロックの取込系クロックに対する位相変
動量を、書込位相及び読出位相間の位相差制御に利用し
ていないためであると考え、本発明に至った。

【００１６】すなわち、本発明においては、エラスティ
ックストアメモリとして、１フレーム分の容量のものを
適用するが、入力系クロックの取込系クロックに対する
位相変動量に応じて移相可能範囲が定められている入力
系伝送信号及びフレームパルスを移相させる第１及び第
２の可変移相手段を設け、書込位相及び読出位相が接近
しても移相量制御手段による可変移相制御によって容量
が少ないメモリでもスリップが発生しないようにした。

【００１７】なお、第１及び第２の可変移相手段は、直
並列変換用のシフトレジスタと、そのシフトレジスタの
並列出力から１個の出力を選択するセレクタとで容易か
つ簡単に構成できる。

【００１８】また、第１及び第２の可変移相手段は、入
力信号に対して所定位相差の整数倍ずつ異なる偶数個の
信号を形成するシフトレジスタと、そのシフトレジスタ
からの偶数個の移相された入力信号と、移相される前の
入力信号との中から１個を選択するセレクタとによって
も、容易かつ簡単に構成できる。

【００１９】

【実施例】

（Ａ）第１実施例 以下、本発明によるフレーム位相同期回路（フレームア
ライナ）の第１実施例を図面を参照しながら詳述する。
ここで、図１がこの第１実施例の構成を示すブロック図
である。

【００２０】なお、この第１実施例では、伝送信号の入
力系が伝送路系で、伝送信号の取込系が局内装置系であ
る。

【００２１】図１において、この第１実施例のフレーム
位相同期回路は、２個のシフトレジスタ１及び２、２個
のセレクタ３及び４、シフト量制御部５、書込アドレス
発生部（書込アドレスカウンタ）６、フレームメモリ
７、読出アドレス発生部（読出アドレスカウンタ）８か
ら構成されている。

【００２２】シフトレジスタ１には伝送路入力信号及び
伝送路クロックが与えられ、シフトレジスタ１は、伝送
路入力信号を伝送路クロックに基づいて取り込むと共
に、過去に取り込んだ伝送路入力信号を順次シフトさせ
る。一方、シフトレジスタ２には伝送路フレームパルス
（１フレーム中１ビットが有意で他のビットは非有意）
及び伝送路クロックが与えられ、シフトレジスタ２は、
伝送路フレームパルスを伝送路クロックに基づいて取り
込むと共に、過去に取り込んだ伝送路フレームパルスを
順次シフトさせる。

【００２３】なお、伝送路入力信号はビットデータ列で
あっても良く、オクテット等の複数ビットを単位とした
データ列であっても良い。

【００２４】ここで、各シフトレジスタ１、２の段数
（２ｎ＋１段）は、伝送路クロック系及び局内クロック
系間の位相変動量によって定まっている。すなわち、局
内クロックを基準とした場合におけるワンダー（長周期
位相変動）やジッタ（短周期位相変動）等による伝送路
クロックの位相変動量（許容できる最大値や平均値等）
をクロックビット数で換算してｎビットとすると、各シ
フトレジスタ１、２は２ｎ＋１段に選定される。

【００２５】シフトレジスタ１は、伝送路クロックが与
えられる毎に、内部格納の２ｎ＋１個の伝送路入力信号
データをパラレルにセレクタ３に出力する。一方、シフ
トレジスタ２は、伝送路クロックが与えられる毎に、２
ｎ＋１ビットのパラレル信号として内部格納の伝送路フ
レームパルスをセレクタ４に出力する。また、シフトレ
ジスタ２のｎ＋１段目のビット値（これは、後述するよ
うに基準シフト量だけシフトされた伝送路フレームパル
スになっている）は、シフト量制御部５に与えられるよ
うになされている。

【００２６】シフト量制御部５には、このビット値に加
えて、伝送路クロック、及び、読出アドレス発生部８が
出力した読出アドレスが与えられる。シフト量制御部５
は、シフトレジスタ２からのビット値（フレームの先頭
か否かを表している）と読出アドレスとから、フレーム
メモリ７における書込位相と読出位相との関係を捕ら
え、２個のセレクタ３及び４に共通の選択制御信号（後
述するようにこれはシフト量制御信号になっている）を
形成して２個のセレクタ３及び４に出力する。この選択
制御信号の形成方法については後で詳述する。

【００２７】セレクタ３は、パラレルに入力された２ｎ
＋１個の伝送路入力信号データから、選択制御信号が指
示する１個の伝送路入力信号データを選択してフレーム
メモリ７のデータ入力端子に出力する。セレクタ４は、
パラレル入力された２ｎ＋１ビットの伝送路フレームパ
ルスから、選択制御信号が指示する１ビットを選択して
書込アドレス発生部６に出力する。

【００２８】従って、シフトレジスタ１及びセレクタ３
は、シフト量制御部５によって移相量（シフト量）が制
御される、伝送路入力信号に対する可変移相手段として
機能する。また、シフトレジスタ２及びセレクタ４は、
シフト量制御部５によって移相量（シフト量）が制御さ
れる、伝送路フレームパルスに対する可変移相手段とし
て機能する。

【００２９】書込アドレス発生部６は、セレクタ４から
のビットデータ列（伝送路フレームパルス）が有意であ
るときに（フレームの先頭位置を指示しているとき
に）、書込アドレスとして初期値（０）を設定し、それ
以降、伝送路クロックが与えられる毎に書込アドレスを
１インクリメントし、形成した書込アドレスをフレーム
メモリ７の書込アドレス入力端子に出力する。

【００３０】フレームメモリ７の書込クロック入力端子
には、伝送路クロックが書込クロックとして入力され
る。フレームメモリ７は、１フレーム分の伝送路入力信
号データを格納できる容量を有し、書込クロックに基づ
いて、そのときの書込アドレスが指示するエリアにその
とき入力された伝送路入力信号データを書込む。

【００３１】一方、読出アドレス発生部８には、局内フ
レームパルス及び局内クロックが与えられる。読出アド
レス発生部８は、局内フレームパルスが有意であるとき
に（フレームの先頭位置を指示しているときに）、読出
アドレスとして初期値（０）を設定し、それ以降、局内
クロックが与えられる毎に読出アドレスを１インクリメ
ントし、形成した読出アドレスをフレームメモリ７の読
出アドレス入力端子に出力する。なお、読出アドレス
は、上述したように、シフト量制御部５にも与えられ
る。

【００３２】フレームメモリ７の読出クロック入力端子
には、局内クロックが読出クロックとして入力される。
フレームメモリ７は、読出クロックに基づいて、そのと
きの読出アドレスが指示するエリアに格納されている伝
送路入力信号データを局内入力信号として出力する。

【００３３】この第１実施例においても、メモリ（フレ
ームメモリ７）に伝送路入力信号データを書込み、メモ
リから読出すことで、伝送路クロックから局内クロック
にデータを乗せ換えると共に、伝達先の局内装置のフレ
ーム位相に同期させることを行なっている。

【００３４】しかし、書込位相及び読出位相の接近によ
るスリップの多発を防止する構成が従来とは異なってい
る。すなわち、上述のように、シフトレジスタ１及びセ
レクタ３でなる可変移相手段と、シフトレジスタ２及び
セレクタ４でなる可変移相手段と、その移相量（シフト
量）を制御するシフト量制御部５によって書込位相が移
相されるようになっている。

【００３５】以下では、この第１実施例のフレーム位相
同期回路における特徴構成である書込位相の移相構成の
動作を詳述する。かかる動作の説明は、シフト量制御部
５の制御方法を中心に行なうこととする。また、当該フ
レーム位相同期回路の初期設定時の動作、当該フレーム
位相同期回路の定常状態での動作の順に説明する。

【００３６】シフト量制御部５は、初期設定時において
は、まず、その時点で、フレームメモリ７に対する書込
位相と読出位相とがどの程度異なっているかを検出す
る。すなわち、シフトレジスタ２からのｎ＋１段目（中
央）のビット値がフレームパルスビットであるときの、
読出アドレス発生部８からの読出アドレスｐを検出す
る。この値ｐは、シフト量が基準シフト量（ｎ＋１個の
クロック期間）である場合における、先頭読出アドレス
と先頭書込アドレスの位相差を表している。

【００３７】ここで、フレームメモリ７のアドレス範囲
が０〜ｍであり、伝送路フレームパルス及び局内フレー
ムパルスが有意なタイミングで各アドレス発生部６、８
がアドレスとして０を発生するものとし、また、読出ア
ドレスがアドレスｍ−ｒ〜ｍ、０〜ｒ内にあるときに先
頭書込アドレス（０）がこの範囲に入ったときに書込み
を禁止するものとする。

【００３８】シフト量制御部５は、検出された読出アド
レス値ｐに基づいて、入力された伝送路入力信号及び伝
送路フレームパルスの共通シフト量Ｑ、従って、セレク
タ３及び４の選択される入力端子を以下のように決定す
る。

【００３９】(1) ｒ＜ｐ＜ｍ−ｒの場合 （基準シフト量での先頭書込アドレスが書込禁止範囲外
にある場合） この場合には、シフト量Ｑをｎ＋１にする。すなわち、
シフトレジスタ１及び２の中央段（ｎ＋１段）の値をセ
レクタ３及び４で選択させる。このようにすると、読出
アドレスが書込禁止範囲外の値ｐのときに、書込アドレ
ス発生部６に有意な伝送路フレームパルスが入力される
ようになり、書込アドレスがこのタイミングで０にな
る。

【００４０】(2) ０≦ｐ≦ｒの場合 （基準シフト量での先頭書込アドレスが書込禁止範囲内
にあり、先頭読出アドレスが生じた直後に先頭書込アド
レスが生じる場合） この場合には、シフト量Ｑを（ｎ＋１）＋（ｒ−ｐ＋
１）＋αにする。このようにすると、読出アドレスが書
込禁止範囲外の値ｒ＋１＋αのときに、書込アドレス発
生部６に有意な伝送路フレームパルスが入力されるよう
になり、書込アドレスがこのタイミングで０になる。こ
こで、αは、書込禁止範囲からの先頭書込アドレスのオ
フセット（余裕）を与えるものであり、０以上であれば
良く、実用的には１０前後が好ましい。

【００４１】(3) ｍ−ｒ≦ｐ≦ｍの場合 （基準シフト量での先頭書込アドレスが書込禁止範囲内
にあり、先頭書込アドレスが生じた直後に先頭読出アド
レスが生じる場合） この場合には、シフト量Ｑを（ｎ＋１）−（ｐ−ｍ＋ｒ
＋１）−βにする。このようにすると、読出アドレスが
書込禁止範囲外の値ｍ−ｒ−１−βのときに、書込アド
レス発生部６に有意な伝送路フレームパルスが入力され
るようになり、書込アドレスがこのタイミングで０にな
る。ここで、βは、書込禁止範囲からの先頭書込アドレ
スのオフセット（余裕）を与えるものであり、０以上で
あれば良く、実用的には１０前後が好ましい。

【００４２】以上のように、初期設定時においては、基
準シフト量（ｎ＋１個のクロック期間）を適用したと仮
定した場合の先頭書込アドレスが書込禁止範囲外であれ
ばそのシフト量を採用し、基準シフト量を適用したと仮
定した場合の先頭書込アドレスが書込禁止範囲内であれ
ば先頭書込アドレスが書込禁止範囲外になるようにシフ
ト量を選定する。

【００４３】図２は、初期設定時の各部タイミングチャ
ートを示すものであり、オフセットαが０である上述し
た場合(2) について示したものである。

【００４４】すなわち、基準シフト量だけシフトされた
図２（ｂ）に示す伝送路フレームパルスが有意になった
ときの読出アドレスの値ｐが、図２（ａ）に示すよう
に、書込禁止範囲内にあると、シフト量制御部５は、シ
フト量Ｑとして値（ｎ＋１）＋（ｒ−ｐ＋１）を初期設
定する。このシフト量は、図２（ｃ）に示すように、基
準シフト量よりｒ−ｐ＋１だけ大きく、シフトされた後
の伝送路フレームパルスの有意タイミング（先頭書込ア
ドレスのタイミング）は書込禁止範囲外となり、このシ
フトされた伝送路フレームパルスに同期した伝送路入力
信号データＤ１、Ｄ２、Ｄ３、…が図２（ｄ）に示すよ
うにフレームメモリ７に入力される。

【００４５】以上のような初期設定動作が終了した以降
の定常状態では、シフト量制御部５は、以下のように、
伝送路入力信号及び伝送路フレームパルスのシフト量、
従ってフレームメモリ７に対する書込位相を制御する。

【００４６】この第１実施例においては、このような定
常状態の動作においても、シフト量制御部５は初期設定
時と同様なシフト量制御（上記(1) 〜(3) ）を実行す
る。

【００４７】すなわち、基準シフト量（ｎ＋１個のクロ
ック周期）での先頭書込アドレスが書込禁止範囲外にあ
る場合には、言い換えると、シフトレジスタ２からのｎ
＋１段目の伝送路フレームパルスが有意となったタイミ
ングの読出アドレスが書込禁止範囲外にある場合には、
シフト量Ｑとしてその基準シフト量を選定させる。

【００４８】また、基準シフト量での先頭書込アドレス
が書込禁止範囲内にあり、先頭読出アドレスが生じた直
後に先頭書込アドレスが生じる場合には、シフト量Ｑを
（ｎ＋１）＋（ｒ−ｐ＋１）＋αにし、読出アドレスが
書込禁止範囲外の値ｒ＋１＋αのときに、先頭書込アド
レスが生じるようにさせる。

【００４９】さらに、基準シフト量での先頭書込アドレ
スが書込禁止範囲内にあり、先頭書込アドレスが生じた
直後に先頭読出アドレスが生じる場合には、シフト量Ｑ
を（ｎ＋１）−（ｐ−ｍ＋ｒ＋１）−βにし、読出アド
レスが書込禁止範囲外の値ｍ−ｒ−１−βのときに、先
頭書込アドレスが生じるようにさせる。

【００５０】図３は、伝送路クロック系が局内装置クロ
ック系より進み傾向の位相変動がある場合の各部タイミ
ングチャートを示している。なお、この図３では、３個
の連続する第ｓ、第ｓ＋１、第ｓ＋２フレームのタイミ
ングチャートを、読出アドレス時間軸を３個のフレーム
で一致させて示している。すなわち、図３（ｂ）及び
（ｃ）は、図３（ｄ）〜（ｆ）より１フレーム前の時間
軸に関し、図３（ｄ）〜（ｆ）は、図３（ｇ）〜（ｉ）
より１フレーム前の時間軸に関する。

【００５１】ここで、第ｓ−１フレームまでは、シフト
量として基準シフト量（ｎ＋１クロック周期）が選定さ
れており、第ｓフレームにおいても、ｎ＋１段目の伝送
路フレームパルスの有意タイミングが書込禁止範囲外で
生じたとする（図３（ｂ））。この場合には、シフト量
制御部５は、シフト量Ｑとして基準シフト量の選択を継
続し、セレクタ４から、入力された伝送路フレームパル
スより基準シフト量だけ移相された伝送路フレームパル
ス（図示は省略するが図３（ｂ）と同一）が出力され、
フレームメモリ７にはこれに同期した伝送路入力信号が
入力される（図３（ｃ））。

【００５２】伝送路クロックの位相変動によって、第ｓ
＋１フレームにおいて、ｎ＋１段目の伝送路フレームパ
ルスの有意タイミングが書込禁止範囲内で生じ、そのと
きの読出アドレスｐ２が０≦ｐ２≦ｒであったとする
（図３（ｄ））。この場合には、シフト量制御部５は、
シフト量Ｑを基準シフト量ｎ＋１から（ｎ＋１）＋（ｒ
−ｐ＋１）＋α（図３はα＝０で示している）に変更す
る。このようなシフト量Ｑの変更は、ｎ＋１段目の伝送
路フレームパルスが有意となったタイミングの次のクロ
ック周期からなされる。そのため、セレクタ４からは、
図３（ｅ）に示すように、その切替前後で有意な伝送路
フレームパルスが発生し、図３（ｆ）に示すように、フ
レームメモリ７には切替直後からシフト量の変更分だけ
過去の伝送路入力信号が入力され、２回目の有意タイミ
ング以降、そのフレームの伝送路入力信号が入力され
る。このような２個の有意タイミング間では、妥当では
ない伝送路入力信号がフレームメモリ７に書き込まれる
が、２回目の有意タイミング以降正しい伝送路入力信号
が上書きされ、フレームメモリ７からは正しい局内入力
信号が読み出される（シフト量の変更分によって誤った
信号が読み出される可能性はあるが）。

【００５３】第ｓ＋１フレームから第ｓ＋２フレームへ
の以降時には、伝送路クロックが局内装置クロックに対
して位相変動がないとする。この場合には、ｎ＋１段目
の伝送路フレームパルスの有意タイミングは、図３
（ｇ）に示すように、書込禁止範囲に対して第ｓ＋１フ
レームと同じタイミングになり、シフト量制御部５は同
じシフト量を維持する。その結果、セレクタ４からの伝
送路フレームパルスの有意タイミングも、図３（ｈ）に
示すように、直前のタイミングと同じになり、フレーム
メモリ７に対する伝送路入力信号も、図３（ｉ）に示す
ように、欠落や追加がない連続したものとなる。

【００５４】図４は、伝送路クロック系が局内装置クロ
ック系より遅れ傾向の位相変動がある場合の各部タイミ
ングチャートを示している。なお、この図４でも、３個
の連続する第ｓ、第ｓ＋１、第ｓ＋２フレームのタイミ
ングチャートを、読出アドレス時間軸を３個のフレーム
で一致させたとして示している。

【００５５】ここで、第ｓ−１フレームまでは、シフト
量として基準シフト量（ｎ＋１クロック周期）が選定さ
れており、第ｓフレームにおいても、ｎ＋１段目の伝送
路フレームパルスの有意タイミングが書込禁止範囲外で
生じたとする（図４（ｂ））。この場合には、シフト量
制御部５は、シフト量Ｑとして基準シフト量の選択を継
続し、セレクタ４から、入力された伝送路フレームパル
スより基準シフト量だけ移相された伝送路フレームパル
ス（図示は省略するが図４（ｂ）と同一）が出力され、
フレームメモリ７にはこれに同期した伝送路入力信号が
入力される（図４（ｃ））。

【００５６】伝送路クロックの位相変動によって、第ｓ
＋１フレームにおいて、ｎ＋１段目の伝送路フレームパ
ルスの有意タイミングが書込禁止範囲内で生じ、そのと
きの読出アドレスｐ２がｍ−ｒ≦ｐ４≦ｍであったとす
る（図４（ｄ））。この場合には、シフト量制御部５
は、シフト量Ｑを基準シフト量ｎ＋１から（ｎ＋１）−
（ｐ−ｍ＋ｒ＋１）−β（図４はβ＝０で示している）
に変更する。このようなシフト量Ｑの変更は、ｎ＋１段
目の伝送路フレームパルスが有意となったタイミングの
次のクロック周期からなされる。そのため、セレクタ４
からは、図４（ｅ）に示すように、その切替前でのみ有
意な伝送路フレームパルスが発生し、図４（ｆ）に示す
ように、フレームメモリ７には切替直後からシフト量の
変更分だけ未来の伝送路入力信号が入力される（従っ
て、一部の伝送路入力信号は欠落されたことになる）。

【００５７】第ｓ＋１フレームから第ｓ＋２フレームへ
の以降時には、伝送路クロックが局内装置クロックに対
して位相変動がないとする。この場合には、ｎ＋１段目
の伝送路フレームパルスの有意タイミングは、図４
（ｇ）に示すように、第ｓ＋１フレームと同様に書込禁
止範囲内となるが、書込禁止範囲に対して同じタイミン
グであるため、シフト量制御部５は同じシフト量を維持
する。その結果、セレクタ４からの伝送路フレームパル
スの有意タイミングは、図４（ｈ）に示すように、書込
禁止範囲外となり、フレームメモリ７に対する伝送路入
力信号は、図４（ｉ）に示すように、欠落や追加がない
連続したものとなる。

【００５８】従って、第１実施例によれば、フレーム位
相同期処理に必要なメモリとして１フレーム容量のもの
で良く、従来より、構成を小型、簡単にすることができ
る。なお、シフトレジスタが必要になっているが、伝送
路入力信号が８ビットを単位としたものであっても、必
要容量は実際上１フレーム容量の１／１０程度であり、
上述の効果を得ることができる。実際上、このフレーム
位相同期回路は、単独又は他の装置と共に、１個の集積
回路上に実現されるが、当該装置に必要な集積回路上で
の占有面積を小さいものとすることができる。

【００５９】また、第１実施例によれば、シフトレジス
タとして位相変動量を考慮した段数のものを設けたの
で、書込位相を変更したとしても、書込位相及び読出位
相が逆転すること（スリップ）はまず生じない。シフト
量（移相量）の変更時に、伝送路入力信号のデータの欠
落や追加は生じることもあるが、従来のように、１フレ
ーム程度のデータが欠落したり追加されたりすることは
なく、通信品質を従来より高めることができる。

【００６０】さらに、第１実施例によれば、初期設定時
も定常状態でも、シフト量制御部５の動作を同じにで
き、シフト量制御部５の構成を簡単なものとすることが
できる。因に、従来では、２個の書込アドレス発生部に
よる書込アドレスのどちらが妥当かを初期設定で決める
必要があり、定常状態では選択されている書込アドレス
と読出アドレスとの関係を監視して処理することとなっ
ており、構成として初期設定時用と定常状態用とで別個
なものが必要となっていた。

【００６１】（Ｂ）第２実施例 次に、本発明によるフレーム位相同期回路（フレームア
ライナ）の第２実施例を図面を参照しながら詳述する。
ここで、図５がこの第２実施例の構成を示すブロック図
である。この第２実施例でも、伝送信号の入力系が伝送
路系で、伝送信号の取込系が局内装置系であるとする。

【００６２】なお、以下の第２実施例の説明において、
構成以外の状態や数等を表す符号として第１実施例と同
じ符号も一部用いているが、同じものを意味しているわ
けではない。但し、構成に関しては、第１実施例との同
一、対応部分には同一符号を用いて説明する。

【００６３】図５において、この第２実施例のフレーム
位相同期回路も、第１実施例と同様に、２個のシフトレ
ジスタ１及び２、２個のセレクタ３及び４、シフト量制
御部５、書込アドレス発生部（書込アドレスカウンタ）
６、フレームメモリ７、読出アドレス発生部（読出アド
レスカウンタ）８から構成されている。

【００６４】すなわち、この第２実施例のフレーム位相
同期回路も、フレームメモリ７に伝送路入力信号データ
を書込み、このフレームメモリ７から読出すことで、伝
送路クロックから局内クロックにデータを乗せ換えると
共に、伝達先の局内装置のフレーム位相に同期させるこ
とを行なうものである。また、書込位相及び読出位相の
接近によるスリップの多発を防止するように、シフトレ
ジスタ１及びセレクタ３でなる可変移相手段と、シフト
レジスタ２及びセレクタ４でなる可変移相手段と、その
移相量（シフト量）を制御するシフト量制御部５によっ
て書込位相を移相させるものである。

【００６５】しかし、この書込位相を移相させる構成部
分、すなわち、シフトレジスタ１及び２、セレクタ３及
び４、並びに、シフト量制御部５が、第１実施例と多少
異なっている。そこで、以下では第１実施例との相違部
分を中心に説明し、第１実施例と同様である書込アドレ
ス発生部６、フレームメモリ７及び読出アドレス発生部
８については、その説明を省略する。

【００６６】この第２実施例のシフトレジスタ１も、伝
送路入力信号を伝送路クロックに基づいて取り込むと共
に、過去に取り込んだ伝送路入力信号を順次シフトさせ
るものであり、一方、シフトレジスタ２も、伝送路フレ
ームパルスを伝送路クロックに基づいて取り込むと共
に、過去に取り込んだ伝送路フレームパルスを順次シフ
トさせるものである。

【００６７】しかし、この第２実施例の各シフトレジス
タ１、２はそれぞれ、その段数が２ｎ（ｎは、局内クロ
ックを基準とした場合におけるワンダーによる伝送路ク
ロックの位相変動量をクロックビット数で換算した値）
に選定されており、ｎ段目からの出力信号を対応するセ
レクタ３、４に第２の入力信号（２）として与え、２ｎ
段目からの出力信号を対応するセレクタ３、４に第３の
入力信号（３）として与えるようになされている。

【００６８】この第２実施例の各セレクタ３、４はそれ
ぞれ、両者に共通な選択制御信号に応じて、３個の入力
信号から選択するものである。

【００６９】セレクタ３には、上述のように、シフトレ
ジスタ１からｎ段シフトされた伝送路入力信号（以下、
ｎ段伝送路入力信号と呼ぶ）、２ｎ段シフトされた伝送
路入力信号（以下、２ｎ段伝送路入力信号と呼ぶ）が第
２及び第３の選択入力信号（２）及び（３）として与え
られると共に、シフトレジスタ１に入力される伝送路入
力信号（以下、必要に応じて０段伝送路入力信号と呼
ぶ）が第１の選択入力信号（１）として与えられ、シフ
ト量制御部５からの選択制御信号に応じて、いずれかの
選択入力信号（１）、（２）又は（３）を選択し、フレ
ームメモリ７のデータ入力端子に出力する。

【００７０】一方、セレクタ４には、上述のように、シ
フトレジスタ２からｎ段シフトされた伝送路フレームパ
ルス（以下、ｎ段伝送路フレームパルスと呼ぶ）、２ｎ
段シフトされた伝送路フレームパルス（以下、２ｎ段伝
送路フレームパルスと呼ぶ）が第２及び第３の選択入力
信号（２）及び（３）として与えられると共に、シフト
レジスタ２に入力される伝送路フレームパルス（以下、
必要に応じて０段伝送路フレームパルスと呼ぶ）が第１
の選択入力信号（１）として与えられ、シフト量制御部
５からの選択制御信号に応じて、いずれかの選択入力信
号（１）、（２）又は（３）を選択して書込アドレス発
生部６にリセット信号として出力する。

【００７１】従って、この第２実施例においても、取り
得る移相量の段階は少ないが、シフトレジスタ１及びセ
レクタ３が伝送路入力信号の可変移相手段を構成してお
り、シフトレジスタ２及びセレクタ４が伝送路フレーム
パルスの可変移相手段を構成している。

【００７２】第２実施例のシフト量制御部５には、伝送
路入力信号及び伝送路フレームパルスの移相量を決定す
る元になる信号として、シフトレジスタ２から出力され
たｎ段伝送路フレームパルス及び２ｎ段伝送路フレーム
パルスと、シフトレジスタ２に入力される０段伝送路フ
レームパルスと、局内フレームパルスとが入力される。
シフト量制御部５は、シフトレジスタ２のｎ段相当の位
相差ずつを有するこれら３個の伝送路フレームパルス
と、局内フレームパルスとの位相差関係（言い換える
と、フレームメモリ７の書込位相及び読出位相の関係）
に応じて、後述するように、伝送路入力信号及び伝送路
フレームパルスの移相量を決定し、決定した移相量に係
る伝送路入力信号及び伝送路フレームパルスをセレクタ
３及び４で選択させるように選択制御信号を形成する。

【００７３】以下、図６及び図７を用いて、第２実施例
のシフト量制御部５の制御方法を説明する。図６は、シ
フト量制御部５に入力される４種類のフレームパルスの
位相関係を示すタイミングチャートである。図７は、シ
フト量制御部５の制御状態の遷移を示す状態遷移図であ
る。

【００７４】シフト量制御部５は、各フレームパルスの
有意パルス期間（図６では論理「Ｈ」の期間）のタイミ
ングで、セレクタ３及び４に与える選択制御信号の見直
しを行なう。

【００７５】シフト量制御部５は、図６（ｄ）に示す局
内フレームパルスが有意パルス期間ｘとなったときは、
この有意パルス期間ｘが、位相が異なる３個の伝送路フ
レームパルスによって定まる次のいずれの時間領域Ａ、
Ｂ又はＣにあるかによって制御状態を適宜変更する。時
間領域Ａは、図６（ａ）に示す０段伝送路フレームパル
スの有意パルス期間Ｙのリーディングエッジから、図６
（ｂ）に示すｎ段伝送路フレームパルスの有意パルス期
間Ｘのリーディングエッジまでの期間である。時間領域
Ｂは、図６（ｂ）に示すｎ段伝送路フレームパルスの有
意パルス期間Ｘのリーディングエッジから、図６（ｃ）
に示す２ｎ段伝送路フレームパルスの有意パルス期間Ｚ
のリーディングエッジまでの期間である。時間領域Ｃ
は、図６（ｃ）に示す２ｎ段伝送路フレームパルスの有
意パルス期間Ｚのリーディングエッジから、図６（ａ）
に示す０段伝送路フレームパルスの有意パルス期間Ｙの
リーディングエッジまでの期間である。

【００７６】また、シフト量制御部５は、図６（ａ）〜
（ｃ）に示すいずれかの伝送路フレームパルスが有意パ
ルス期間Ｙ、Ｘ、Ｚとなったときは、この有意パルス期
間Ｙ、Ｘ又はＺが、局内フレームパルスによって定まる
次のいずれの時間領域ａ又はｂにあるかによって制御状
態を適宜変更する。時間領域ａは、図６（ｄ）に示す局
内フレームパルスの有意パルス期間ｘを中心としたその
前後に多少の期間を追加した期間であり、この時間領域
ａは、伝送路フレームパルスに基づいて書込アドレスを
初期値（０）に設定することを禁止する書込禁止領域で
ある。例えば、前回の局内フレームパルスの有意パルス
期間に基づいて、次の局内フレームパルスの有意パルス
期間に係る時間領域ａが定められる。時間領域ｂは、図
６（ｄ）に示す局内フレームパルスで定まる時間領域の
内の時間領域ａ以外の期間であり、この時間領域ｂは、
伝送路フレームパルスに基づいて書込アドレスを初期値
（０）に設定することを許容する領域である。

【００７７】この第２実施例の場合、上述したように、
伝送路入力信号及び伝送路フレームパルスの位相候補は
３種類（０段、ｎ段、２ｎ段の伝送路入力信号及び伝送
路フレームパルス）あるが、シフト量制御部５の制御状
態としては、図７に示すように、５種類Ｓ０、Ｓ０１、
Ｓ０２、Ｓ１及びＳ２を用意している。なお、状態ＳＩ
は、当該フレーム位相同期回路を備えた装置の電源投入
直後の不定状態を表している。

【００７８】シフト量制御部５は、伝送路フレームパル
スの局内フレームパルスに対する進み位相変化及び遅れ
位相変化の両方にも対応できるように、３種類の位相候
補の内、中間位相であるｎ段伝送路入力信号及びｎ段伝
送路フレームパルスをセレクタ３及び４で選択させるこ
とを基本とする。しかし、このようにｎ段伝送路入力信
号及びｎ段伝送路フレームパルスをセレクタ３及び４で
選択させる制御状態を３種類の状態Ｓ０、Ｓ０１及びＳ
０２に分けている。

【００７９】制御状態Ｓ０は、ｎ段伝送路フレームパル
スと局内フレームパルスとの位相差が十分に大きい状態
でｎ段伝送路入力信号及びｎ段伝送路フレームパルスを
選択させている制御状態である。制御状態Ｓ０１は、ｎ
段伝送路フレームパルスの有意時点から僅かに遅れて局
内フレームパルスが有意となる状態であるが、その位相
差がｎ段伝送路入力信号及びｎ段伝送路フレームパルス
の選択をまだ許容できる程度である状態である。制御状
態Ｓ０２は、局内フレームパルスの有意時点から僅かに
遅れてｎ段伝送路フレームパルスが有意となる状態であ
るが、その位相差がｎ段伝送路入力信号及びｎ段伝送路
フレームパルスの選択をまだ許容できる程度である状態
である。

【００８０】制御状態Ｓ１は、０段伝送路入力信号及び
０段伝送路フレームパルスを選択させている制御状態で
ある。制御状態Ｓ２は、２ｎ段伝送路入力信号及び２ｎ
段伝送路フレームパルスを選択させている制御状態であ
る。

【００８１】シフト量制御部５は、図７の状態遷移図に
示すように、制御状態（従ってフレームメモリ７及び書
込アドレス発生部６に与える伝送路入力信号及び伝送路
フレームパルスの選択状態）を遷移させる。

【００８２】装置起動直後の状態ＳＩであろうと既に制
御動作していずれかの制御状態Ｓ０、Ｓ０１、Ｓ０２、
Ｓ１又はＳ２にあろうと、図示しないリセット信号ＲＳ
Ｔが与えられたときには、基本的な制御状態Ｓ０にす
る。

【００８３】この基本的な制御状態Ｓ０においては、局
内フレームパルスの有意パルス期間ｘがどの時間領域
Ａ、Ｂ、Ｃにあるかだけに基づいて制御状態を切り替え
る。

【００８４】局内フレームパルスの有意パルス期間ｘが
時間領域Ｃにある場合には、ｎ段伝送路フレームパルス
と局内フレームパルスとの位相差が十分に大きい状態を
継続しているので、この制御状態Ｓ０を継続する。局内
フレームパルスの有意パルス期間ｘが時間領域Ｂにある
場合には、ｎ段伝送路フレームパルスより僅かに遅れて
局内フレームパルスが有意になる注意が必要な状態にな
ったので、ｎ段伝送路入力信号及びｎ段伝送路フレーム
パルスの選択を継続できる、注意用の制御状態Ｓ０１に
遷移する。局内フレームパルスの有意パルス期間ｘが時
間領域Ａにある場合には、局内フレームパルスより僅か
に遅れてｎ段伝送路フレームパルスが有意になる注意が
必要な状態になったので、ｎ段伝送路入力信号及びｎ段
伝送路フレームパルスの選択を継続できる、注意用の制
御状態Ｓ０２に遷移する。

【００８５】制御状態Ｓ０１においては、局内フレーム
パルスの有意パルス期間ｘがどの時間領域Ａ、Ｂ、Ｃに
あるかに基づいて制御状態を切り替えると共に、現在選
択中のｎ段伝送路フレームパルスの有意パルス期間Ｘが
どの時間領域ａ又はｂにあるかに基づいて制御状態を切
り替える。

【００８６】局内フレームパルスの有意パルス期間ｘが
時間領域Ｃにある場合には、ｎ段伝送路フレームパルス
と局内フレームパルスとの位相差が十分に大きい状態を
復帰したので、制御状態Ｓ０に遷移する。局内フレーム
パルスの有意パルス期間ｘが時間領域Ｂにある場合、及
び、ｎ段伝送路フレームパルスの有意パルス期間Ｘが時
間領域ｂにある場合には、ｎ段伝送路フレームパルスと
局内フレームパルスとの位相差が今までの状態と同様で
あるので、制御状態Ｓ０１を継続する。局内フレームパ
ルスの有意パルス期間ｘが時間領域Ａにある場合には、
局内フレームパルスより僅かに遅れてｎ段伝送路フレー
ムパルスが有意になる別の注意が必要な状態になったの
で、ｎ段伝送路入力信号及びｎ段伝送路フレームパルス
の選択を継続できる、注意用の他の制御状態Ｓ０２に遷
移する。ｎ段伝送路フレームパルスの有意パルス期間Ｘ
が時間領域ａにある場合には、現在選択中のｎ段伝送路
フレームパルスと局内フレームパルスの位相差がほぼ０
になってこの状態を継続すればスリップが多発するの
で、今までの位相変化を考慮しても位相差を確保でき
る、０段伝送路入力信号及び０段伝送路フレームパルス
を選択させる制御状態Ｓ１に遷移する。この場合には、
スリップが１回発生する。

【００８７】制御状態Ｓ０２においても、局内フレーム
パルスの有意パルス期間ｘがどの時間領域Ａ、Ｂ、Ｃに
あるかに基づいて制御状態を切り替えると共に、現在選
択中のｎ段伝送路フレームパルスの有意パルス期間Ｘが
どの時間領域ａ又はｂにあるかに基づいて制御状態を切
り替える。

【００８８】局内フレームパルスの有意パルス期間ｘが
時間領域Ｃにある場合には、ｎ段伝送路フレームパルス
と局内フレームパルスとの位相差が十分に大きい状態を
復帰したので、制御状態Ｓ０に遷移する。局内フレーム
パルスの有意パルス期間ｘが時間領域Ａにある場合、及
び、ｎ段伝送路フレームパルスの有意パルス期間Ｘが時
間領域ｂにある場合には、ｎ段伝送路フレームパルスと
局内フレームパルスとの位相差が今までの状態と同様で
あるので、制御状態Ｓ０２を継続する。局内フレームパ
ルスの有意パルス期間ｘが時間領域Ｂにある場合には、
ｎ段伝送路フレームパルスより僅かに遅れて局内フレー
ムパルスが有意になる別の注意が必要な状態になったの
で、ｎ段伝送路入力信号及びｎ段伝送路フレームパルス
の選択を継続できる、注意用の他の制御状態Ｓ０１に遷
移する。ｎ段伝送路フレームパルスの有意パルス期間Ｘ
が時間領域ａにある場合には、現在選択中のｎ段伝送路
フレームパルスと局内フレームパルスの位相差がほぼ０
になってこの状態を継続すればスリップが多発するの
で、今までの位相変化を考慮しても位相差を確保でき
る、２ｎ段伝送路入力信号及び２ｎ段伝送路フレームパ
ルスを選択させる制御状態Ｓ２に遷移する。この場合に
は、スリップが１回発生する。

【００８９】制御状態Ｓ１では、現在選択中の０段伝送
路フレームパルスの有意パルス期間Ｙがどの時間領域ａ
又はｂにあるかだけに基づいて制御状態を切り替える。

【００９０】０段伝送路フレームパルスの有意パルス期
間Ｙが時間領域ｂにある場合には、現在選択中の０段伝
送路フレームパルスと局内フレームパルスの位相差を、
フレームメモリ７が誤動作させない程度に確保できてい
るので、この制御状態Ｓ１を継続する。０段伝送路フレ
ームパルスの有意パルス期間Ｙが時間領域ａにある場合
には、現在選択中の０段伝送路フレームパルスと局内フ
レームパルスの位相差がほぼ０であるので、位相差を確
保してスリップの多発を押さえるべく当該制御状態Ｓ１
への遷移前の制御状態Ｓ０１に遷移する。この場合に
は、スリップが１回発生する。

【００９１】制御状態Ｓ２では、現在選択中の２ｎ段伝
送路フレームパルスの有意パルス期間Ｚがどの時間領域
ａ又はｂにあるかだけに基づいて制御状態を切り替え
る。

【００９２】２ｎ段伝送路フレームパルスの有意パルス
期間Ｚが時間領域ｂにある場合には、現在選択中の２ｎ
段伝送路フレームパルスと局内フレームパルスの位相差
を、フレームメモリ７が誤動作させない程度に確保でき
ているので、この制御状態Ｓ２を継続する。２ｎ段伝送
路フレームパルスの有意パルス期間Ｚが時間領域ａにあ
る場合には、現在選択中の２ｎ段伝送路フレームパルス
と局内フレームパルスの位相差がほぼ０であるので、位
相差を確保してスリップの多発を押さえるべく当該制御
状態Ｓ２への遷移前の制御状態Ｓ０２に遷移する。この
場合には、スリップが１回発生する。

【００９３】図８は、伝送路フレームパルスの有意パル
ス間間隔が、伝送路フレームパルスの有意パルス間間隔
に比して相対的に短くなって、シフト量制御部５が制御
状態をＳ０２からＳ２に変化させるような場合の伝送路
フレームパルス及び局内フレームパルスを示している。
この図８から明らかなように、制御状態をＳ０２からＳ
２に切り替えた際には、１回スリップが発生し、ｎクロ
ック分の伝送路入力信号のデータが消失されるが、これ
以降は、再び安定な状態に移行する。

【００９４】従って、第２実施例によっても、(1) フレ
ーム位相同期処理に必要なメモリとして１フレーム容量
のもので良く、従来より、構成を小型、簡単にすること
ができる、(2) シフトレジスタとして位相変動量を考慮
した段数のものを設けたので、書込位相を変更したとし
ても、書込位相及び読出位相が逆転すること（スリッ
プ）はまず生じず、シフト量（移相量）を変更したとし
ても、１フレーム分程度のデータが欠落したり追加され
たりすることはなく、通信品質を従来より高めることが
できる、(3) 初期設定時も定常状態でも、シフト量制御
部５の動作を同じにでき、シフト量制御部５の構成を簡
単なものとできる、という効果を得ることができる。

【００９５】また、第２実施例によれば、セレクタ３、
４での選択候補を３種類にしたので、第１実施例以上に
フレーム位相同期回路の小形化を実現できる。

【００９６】（Ｃ）他の実施例 なお、上記第１実施例においては、シフト量制御部５に
シフトレジスタ２のｎ＋１段目の伝送路フレームパルス
を入力して、書込位相と読出位相との関係を捕らえるも
のを示したが、なんらシフトされていない入力された伝
送路フレームパルスを直接シフト量制御部５に入力さ
せ、基準シフト量での伝送路フレームパルスの有意タイ
ミングを推測してシフト量を決定させるようにしても良
い。このようにすると、シフト量を進み位相側に変更さ
せる場合であっても（図４参照）、そのフレームで移相
処理を完了させることができるようになる。

【００９７】また、上記第２実施例においては、シフト
量制御部５に位相差が異なる３種類の伝送路フレームパ
ルスを入力して、書込位相と読出位相との関係を捕らえ
るものを示したが、いずれか１種類の伝送路フレームパ
ルス（例えばｎ段伝送路フレームパルス）をシフト量制
御部５に入力して制御動作させるようにしても良い。他
の伝送路フレームパルスとの位相差は定まっているの
で、このようにしても制御動作を実行することができ
る。

【００９８】さらに、上記第１及び第２実施例において
は、シフト量決定のためにシフト量制御部５に入力する
伝送路フレームパルスがセレクタ４を介する前のものを
示したが、セレクタ４を介した後の伝送路フレームパル
スを利用するようにしても良い。

【００９９】さらにまた、上記第１実施例においては、
基準シフト量での伝送路フレームパルス（ｎ＋１段目伝
送路フレームパルス）の有意タイミングが書込禁止範囲
内で変更されると、その都度シフト量を変更させるもの
を示したが、その直前のシフト量を維持しても、セレク
タ４からの伝送路フレームパルスの有意タイミングが書
込禁止範囲外にある場合には、シフト量の変更を行なわ
ないようにしても良い。このようにすると、シフト量の
変更回数を減少させることができる。

【０１００】また、上記第２実施例においては、移相量
候補が３個の場合を示したが、５個以上の奇数個にして
も良く、また、基準シフト量が移相可能範囲の中間では
なくなるが４個以上の偶数個にしても良い。

【０１０１】さらに、上記第１及び第２実施例において
は、ワンダー傾向をシフト量制御に利用しないものを示
したが、基準シフト量での伝送路フレームパルスの有意
タイミングにおける過去の読出アドレス値を蓄積してワ
ンダー傾向を捕らえ、この情報も利用して、シフト量を
定めるようにしても良い。例えば、第１実施例におい
て、ワンダー傾向に応じてシフト量オフセットα、βの
値を変更するようにしても良い。また、例えば、第２実
施例において、制御状態Ｓ０１やＳ０２からは制御状態
Ｓ１及びＳ２に遷移できるようにしておき、いずれに遷
移するかをワンダー傾向に応じて定めるようにしても良
い。

【０１０２】さらにまた、上記第１及び第２実施例にお
いては、伝送路系が伝送信号の入力系、局内装置系が伝
送信号の取込系であるものを示したが、逆の場合にも、
本発明を適用することができる。この場合にも、伝送信
号の入力系の局内入力信号及び局内フレームパルスを可
変移相制御することが好ましい。

【０１０３】因に、伝送信号の取込系側の信号等を可変
移相制御することも考えられるが、フレーム位相同期回
路の場合、伝送信号の取込系側が基準となるので、基準
側の信号類を操作することは基準が乱れて実際的な方法
ではない。

【０１０４】

【発明の効果】以上のように、本発明によれば、書込ア
ドレス発生部は、入力系フレームパルスの入力に基づい
て書込アドレスを初期値に設定するものであって、エラ
スティックストアメモリが１フレームに相当するアドレ
スを備え、入力系からの伝送信号を可変移相させてエラ
スティックストアメモリに与える第１の可変移相手段
と、入力系フレームパルスを可変移相させて書込アドレ
ス発生部に与える第２の可変移相手段と、第２の可変移
相手段から入力系フレームパルスが入力された時点の読
出アドレスを検出して、検出された読出アドレスが１フ
レームに相当するアドレスにおける所定の範囲内である
場合に、読出アドレス発生部が形成する読出アドレスが
所定の範囲外になるまで書込アドレスの初期値への設定
を遅らせるように第１および第２の可変移相手段の共通
移相量を決定する移相量制御手段とを備えたので、回路
全体のメモリ容量を少なくでき、しかも、一方のアクセ
ス位相として１フレーム異なるものを発生する構成が不
要な、スリップの発生をほとんどなくすことができるフ
レーム位相同期回路を実現できる。

【図面の簡単な説明】

【図１】第１実施例の構成を示すブロック図である。

【図２】第１実施例の初期設定時の各部タイミングチャ
ートである。

【図３】第１実施例の定常状態での各部タイミングチャ
ート（その１）である。

【図４】第１実施例の定常状態での各部タイミングチャ
ート（その２）である。

【図５】第２実施例の構成を示すブロック図である。

【図６】第２実施例のシフト量制御部の制御方法説明用
タイミングチャートである。

【図７】第２実施例のシフト量制御部の制御状態の状態
遷移図である。

【図８】第２実施例の定常状態での各部タイミングチャ
ートである。

【符号の説明】 １、２…シフトレジスタ、３、４…セレクタ、５…シフ
ト量制御部、６…書込アドレス発生部、７…フレームメ
モリ、８…読出アドレス発生部。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力系フレームパルス及び入力系クロッ
   クに基づいて書込アドレス発生部が形成した書込アドレ
   スに従って、入力系からの伝送信号をエラスティックス
   トアメモリに書込むと共に、取込系フレームパルス及び
   取込系クロックに基づいて読出アドレス発生部が形成し
   た読出アドレスに従って、エラスティックストアメモリ
   に格納されている伝送信号を読出し、入力系及び取込系
   のフレーム同期及びクロック乗換えを行なうフレーム位
   相同期回路において、上記書込アドレス発生部は、上記入力系フレームパルス
   の入力に基づいて上記書込アドレスを初期値に設定する
   ものであって、 上記エラスティックストアメモリが１フレームに相当す
   るアドレスを備え 、入力系からの伝送信号を可変移相させて上記エラスティ
   ックストアメモリに与える第１の可変移相手段と、 入力系フレームパルスを可変移相させて上記書込アドレ
   ス発生部に与える第２の可変移相手段と、 上記第２の可変移相手段から上記入力系フレームパルス
   が入力された時点の上記読出アドレスを検出して、検出
   された読出アドレスが上記１フレームに相当するアドレ
   スにおける所定の範囲内である場合に、上記読出アドレ
   ス発生部が形成する読出アドレスが当該所定の範囲外に
   なるまで上記書込アドレスの初期値への設定を遅らせる
   ように上記第１および第２の可変移相手段の共通移相量
   を決定する移相量制御手段とを備えた ことを特徴とした
   フレーム位相同期回路。
2. 【請求項２】 上記第１及び第２の可変移相手段がそれ
   ぞれ、 直並列変換用のシフトレジスタと、 そのシフトレジスタからの並列出力から１個の出力を選
   択するセレクタとからなることを特徴とした請求項１に
   記載のフレーム位相同期回路。
3. 【請求項３】 上記第１及び第２の可変移相手段がそれ
   ぞれ、 入力信号に対して所定位相差の整数倍ずつ異なる偶数個
   の信号を形成するシフトレジスタと、 そのシフトレジスタからの偶数個の移相された入力信号
   と、移相される前の入力信号との中から１個を選択する
   セレクタとからなることを特徴とした請求項１に記載の
   フレーム位相同期回路。