JP2767910B2 - 時分割通話路 - Google Patents
時分割通話路Info
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- JP2767910B2 JP2767910B2 JP1186754A JP18675489A JP2767910B2 JP 2767910 B2 JP2767910 B2 JP 2767910B2 JP 1186754 A JP1186754 A JP 1186754A JP 18675489 A JP18675489 A JP 18675489A JP 2767910 B2 JP2767910 B2 JP 2767910B2
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- highway
- channel
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- pointer
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル交換機の時分割通話路に関する。
従来、ディジタル交換機の時分割通話路は、異なる位
相を有する複数のハイウェイを入力として時分割交換動
作を行う場合、各入力ハイウェイ毎にバッファメモリを
設け、各入力ハイウェイの位相に従って書き込み通話路
固有のシステム位相に従って読みだすフレーム同期あわ
せを行うことによって全ハイウェイのフレーム位相を合
わせ、フレーム位相同期のとれたハイウェイを多重化し
て通話路メモリに書き込み、通話路制御メモリの読みだ
し内容に従って通話路メモリを読みだす事により、時分
割交換動作を行っていた。
相を有する複数のハイウェイを入力として時分割交換動
作を行う場合、各入力ハイウェイ毎にバッファメモリを
設け、各入力ハイウェイの位相に従って書き込み通話路
固有のシステム位相に従って読みだすフレーム同期あわ
せを行うことによって全ハイウェイのフレーム位相を合
わせ、フレーム位相同期のとれたハイウェイを多重化し
て通話路メモリに書き込み、通話路制御メモリの読みだ
し内容に従って通話路メモリを読みだす事により、時分
割交換動作を行っていた。
上述のような従来の時分割通話路は、各入力ハイウェ
イ対応にバッファメモリが設けられるため、遅延時間の
増加がおこり、また、ハイウェイの速度が増加するにつ
れてバッファメモリの必要量が増加しシステムとしての
ハードウェイ量の増加になるなどの欠点があった。
イ対応にバッファメモリが設けられるため、遅延時間の
増加がおこり、また、ハイウェイの速度が増加するにつ
れてバッファメモリの必要量が増加しシステムとしての
ハードウェイ量の増加になるなどの欠点があった。
本発明の目的は、上記欠点を解決した時分割通話路を
提供することにある。
提供することにある。
本発明による時分割通話路は、異なるフレーム位相を
持つ複数の時分割ハイウェイを入力ハイウェイとし、時
分割ハイウェイの多重化回路と通話路メモリと通話路制
御メモリとにより入出力ハイウェイのタイムスロット間
の時分割交換を行う時分割通話路において、フレーム同
期をとるための少くとも一つのバイトよりなるフレーム
同期信号，時分割ハイウェイ上でのユーザ情報の最初の
チャンネルの収容タイムスロット位置を示す少くとも一
つのバイトよりなるポインタ，並びに複数のユーザ情報
を運ぶための複数のタイムスロット群で構成する各入力
ハイウェイのデータフォーマット上にフレーム位置（ハ
イウェイ位相）を検出したのちハイウェイ間のバイト位
相の区切りを同期させるフレーム同期検出回路と、この
フレーム同期検出回路からのハイウェイ位相をうけて通
話路が持つシステム固有のフレーム位相との差及び入力
ハイウェイのポインタの内容を読みとったポインタ値と
を保持するポインタ検出回路と、各出力ハイウェイ上の
ポインタにポインタ値を書き込むポインタ挿入回路と、
通話路制御メモリからの読みだし内容を変換し通話路メ
モリのアドレスとして出力するアドレス変換回路と、シ
ステムのフレーム位相に従ってカウンタで順次発生する
シーケンシャルアドレスを通話路メモリの書込み時に選
択して通話路メモリにアドレスとして与え各入力ハイウ
ェイを多重化したデータを通話路メモリに順次書込み且
つ通話路制御メモリの読みだし内容を前記ポインタ検出
回路に保持されたポインタ値の内容に基づき一定の法則
に従って実際に読みだすべき通話路メモリのアドレスを
与えるように変換したアドレスを通話路メモリの読出し
時に選択して通話路メモリのアドレスとして与える選択
回路と、通話路メモリからその内容を順次読みだして多
重分離して出力ハイウェイへ出力する多重分離回路とを
有する。
持つ複数の時分割ハイウェイを入力ハイウェイとし、時
分割ハイウェイの多重化回路と通話路メモリと通話路制
御メモリとにより入出力ハイウェイのタイムスロット間
の時分割交換を行う時分割通話路において、フレーム同
期をとるための少くとも一つのバイトよりなるフレーム
同期信号，時分割ハイウェイ上でのユーザ情報の最初の
チャンネルの収容タイムスロット位置を示す少くとも一
つのバイトよりなるポインタ，並びに複数のユーザ情報
を運ぶための複数のタイムスロット群で構成する各入力
ハイウェイのデータフォーマット上にフレーム位置（ハ
イウェイ位相）を検出したのちハイウェイ間のバイト位
相の区切りを同期させるフレーム同期検出回路と、この
フレーム同期検出回路からのハイウェイ位相をうけて通
話路が持つシステム固有のフレーム位相との差及び入力
ハイウェイのポインタの内容を読みとったポインタ値と
を保持するポインタ検出回路と、各出力ハイウェイ上の
ポインタにポインタ値を書き込むポインタ挿入回路と、
通話路制御メモリからの読みだし内容を変換し通話路メ
モリのアドレスとして出力するアドレス変換回路と、シ
ステムのフレーム位相に従ってカウンタで順次発生する
シーケンシャルアドレスを通話路メモリの書込み時に選
択して通話路メモリにアドレスとして与え各入力ハイウ
ェイを多重化したデータを通話路メモリに順次書込み且
つ通話路制御メモリの読みだし内容を前記ポインタ検出
回路に保持されたポインタ値の内容に基づき一定の法則
に従って実際に読みだすべき通話路メモリのアドレスを
与えるように変換したアドレスを通話路メモリの読出し
時に選択して通話路メモリのアドレスとして与える選択
回路と、通話路メモリからその内容を順次読みだして多
重分離して出力ハイウェイへ出力する多重分離回路とを
有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
入力ハイウェイI0,I1の伝送データはフレーム同期検出
回路10,11及びポインタ検出回路20,21を経て多重化回路
30で多重化され、通話路システム固有のシステム位相で
動作するカウンタ52の値に従って順次通話路メモリ（SP
M）40に書き込まれる。フレーム同期検出回路10,11はそ
れぞれ検出した各入力ハイウェイI0,I1のフレーム位相
をポインタ検出回路20,21に与え、ポインタ検出回路20,
21では各入力ハイウェイI0,I1とシステム位相との差及
びポインタ値を検出してアドレス変換回路51に通知す
る。通話路制御メモリ（SCM）53は通話パスに相当する
データが書き込まれたメモリであり、前記システム位相
とは独立にシステム固有に設定された読みだしてフレー
ム位相に従いデータを読み出し、アドレス変換回路51に
て通話路メモリ40から実際に読み出すべきアドレスに変
換され、通話路メモリ40の読み出しアドレスとして与え
られる。選択回路50は書き込みアドレスまたは読みだし
アドレスのいずれかを選択する回路であり、その動作は
従来の時分割通話路における同様な機能を有する回路に
準ずる。通話路制御メモリ53からアドレス変換回路51及
び選択回路50を経て通話路メモリ40に与えられた読みだ
しアドレスに従って読みだされたデータは多重分離回路
31により分離され、ポインタ挿入回路60,61によりポイ
ンタ値を設定されて出力ハイウェイO0,O1へと出力され
る。
入力ハイウェイI0,I1の伝送データはフレーム同期検出
回路10,11及びポインタ検出回路20,21を経て多重化回路
30で多重化され、通話路システム固有のシステム位相で
動作するカウンタ52の値に従って順次通話路メモリ（SP
M）40に書き込まれる。フレーム同期検出回路10,11はそ
れぞれ検出した各入力ハイウェイI0,I1のフレーム位相
をポインタ検出回路20,21に与え、ポインタ検出回路20,
21では各入力ハイウェイI0,I1とシステム位相との差及
びポインタ値を検出してアドレス変換回路51に通知す
る。通話路制御メモリ（SCM）53は通話パスに相当する
データが書き込まれたメモリであり、前記システム位相
とは独立にシステム固有に設定された読みだしてフレー
ム位相に従いデータを読み出し、アドレス変換回路51に
て通話路メモリ40から実際に読み出すべきアドレスに変
換され、通話路メモリ40の読み出しアドレスとして与え
られる。選択回路50は書き込みアドレスまたは読みだし
アドレスのいずれかを選択する回路であり、その動作は
従来の時分割通話路における同様な機能を有する回路に
準ずる。通話路制御メモリ53からアドレス変換回路51及
び選択回路50を経て通話路メモリ40に与えられた読みだ
しアドレスに従って読みだされたデータは多重分離回路
31により分離され、ポインタ挿入回路60,61によりポイ
ンタ値を設定されて出力ハイウェイO0,O1へと出力され
る。
第２図は入出力ハイウェイにおけるタイムスロット割
り付けの一例を示すハイウェイフォーマットである。本
例においてハイウェイはタイムスロット（TS）番号０〜
５の６タイムスロットにより１フレーム周期が構成さ
れ、TS0はフレーム同期信号（FS）、TS1はポインタ（P
T）、TS2〜５はユーザ情報（UT0〜UT3）がそれぞれ収容
されるタイムスロットであり、ユーザ情報用チャネルに
はチャンネル０（CH0）からチャンネル３（CH3）までの
４個が収容される。ポインタ（PT）はCH0が何番のタイ
ムスロットに収容されているかを示す。
り付けの一例を示すハイウェイフォーマットである。本
例においてハイウェイはタイムスロット（TS）番号０〜
５の６タイムスロットにより１フレーム周期が構成さ
れ、TS0はフレーム同期信号（FS）、TS1はポインタ（P
T）、TS2〜５はユーザ情報（UT0〜UT3）がそれぞれ収容
されるタイムスロットであり、ユーザ情報用チャネルに
はチャンネル０（CH0）からチャンネル３（CH3）までの
４個が収容される。ポインタ（PT）はCH0が何番のタイ
ムスロットに収容されているかを示す。
第３図は入出力ハイウェイの一例を示すフォーマット
であり、本図の例ではポインタ（PT）は数値４であり、
TS4（すなわちUT2）にCH0が収容され、CH1,CH2,CH3はUT
3,UT0,UT1に繰り返し収容される事を示している。
であり、本図の例ではポインタ（PT）は数値４であり、
TS4（すなわちUT2）にCH0が収容され、CH1,CH2,CH3はUT
3,UT0,UT1に繰り返し収容される事を示している。
第４図は入力ハイウェイと多重化の関係の一例を示し
た、入力ハイウェイI0,I1それぞれのフレーム同期検出
回路10,11の多重化回路30への出力におけるフレームフ
ォーマットである。それぞれまったく独立の位相でフレ
ーム同期検出回路10,11に入力したハイウェイはバイト
位相同期がとられバイトの区切りはそろったものになっ
ている。各入力ハイウェイの位相b0,b1はフレーム同期
検出回路10,11により検出され、システム位相bsは多重
化回路30で設定される。第４図では入力ハイウェイI0,I
1それぞれはポインタ値3,4であり、入力ハイウェイI0の
CH0〜CH3がデータＡ〜データＤ、また入力ハイウェイI1
のCH0〜CH3がデータＥ〜データＨを運ぶ。ポインタ検出
回路20,21はシステム位相bsに対する位相差１バイトお
よびポインタ値３を入力ハイウェイI0から、また位相差
２バイトおよびポインタ値４を入力ハイウェイI1から、
それぞれ検出して多重化回路30へ出力する。多重化回路
30は通話路メモリ40へ出力する内部フォーマットを、通
話路メモリの書込アドレス１〜11に対して、データＣ・
E,FS0,データF,PT0,FS1,データD,PT1,データＡ・Ｇ・Ｂ
・Ｈとし順次繰返して形成する。ここで数字0,1は入力
ハイウェイI0,I1を意味し、上述の対照内容は通話路メ
モリアドレス（SPMアドレス）と通話路メモリ40の記憶
データを示し、通話路メモリ40はシステム位相bsにより
動作するカウンタ52が出力するSPMアドレスに従って書
込みを実行する。
た、入力ハイウェイI0,I1それぞれのフレーム同期検出
回路10,11の多重化回路30への出力におけるフレームフ
ォーマットである。それぞれまったく独立の位相でフレ
ーム同期検出回路10,11に入力したハイウェイはバイト
位相同期がとられバイトの区切りはそろったものになっ
ている。各入力ハイウェイの位相b0,b1はフレーム同期
検出回路10,11により検出され、システム位相bsは多重
化回路30で設定される。第４図では入力ハイウェイI0,I
1それぞれはポインタ値3,4であり、入力ハイウェイI0の
CH0〜CH3がデータＡ〜データＤ、また入力ハイウェイI1
のCH0〜CH3がデータＥ〜データＨを運ぶ。ポインタ検出
回路20,21はシステム位相bsに対する位相差１バイトお
よびポインタ値３を入力ハイウェイI0から、また位相差
２バイトおよびポインタ値４を入力ハイウェイI1から、
それぞれ検出して多重化回路30へ出力する。多重化回路
30は通話路メモリ40へ出力する内部フォーマットを、通
話路メモリの書込アドレス１〜11に対して、データＣ・
E,FS0,データF,PT0,FS1,データD,PT1,データＡ・Ｇ・Ｂ
・Ｈとし順次繰返して形成する。ここで数字0,1は入力
ハイウェイI0,I1を意味し、上述の対照内容は通話路メ
モリアドレス（SPMアドレス）と通話路メモリ40の記憶
データを示し、通話路メモリ40はシステム位相bsにより
動作するカウンタ52が出力するSPMアドレスに従って書
込みを実行する。
第５図は第２図から第４図までの例において、入力ハ
イウェイの各タイムスロットの内容が、どのSPMアドレ
スに対応しSPMデータとして何が書き込まれるかを示し
た対照図である。本実施例においては、入力ハイウェイ
I0については、フレーム位相差が１バイトであるためフ
レーム同期信号（FSO）はSPMアドレス２に書き込まれる
ことが計算でき、以下ポインタ及び各チャネルのSPMア
ドレスは図に示したように一意的に決まる。入力ハイウ
ェイI1についても同様である。
イウェイの各タイムスロットの内容が、どのSPMアドレ
スに対応しSPMデータとして何が書き込まれるかを示し
た対照図である。本実施例においては、入力ハイウェイ
I0については、フレーム位相差が１バイトであるためフ
レーム同期信号（FSO）はSPMアドレス２に書き込まれる
ことが計算でき、以下ポインタ及び各チャネルのSPMア
ドレスは図に示したように一意的に決まる。入力ハイウ
ェイI1についても同様である。
第６図は第２図から第５図までの関係において通話路
制御メモリ53のSCMアドレスおよびSCMデータの関係を示
した対照図であり、本通話路のパス接続情報に相当する
ものである。第６図において、SCMアドレスと出力ハイ
ウェイ00,01の対応は、通話路メモリ40から読みだされ
たデータが多重分離された後の出力ハイウェイ番号及び
タイムスロット番号とから決まり、出力ハイウェイでポ
インタ値２（TS2にCH0が配置されるフォーマット）とし
たとき SCMアドレス＝（出力ハイウェイ上のTS番号×２）＋出
力ハイウェイ番号 の関係となっている。たとえば、SCMアドレス＝５は出
力ハイウェイ01のCH0に相当する。SCMデータと入力ハイ
ウェイの関係は、対応する出力ハイウェイのチャンネル
に入力ハイウェイのどのチャネルを接続するかによって
決まり SCMデータ＝（ポインタ値２とした場合の入力ハイウェ
イ上のTS番号×２）＋入力ハイウェイ番号 の関係になっている（この場合は常にポインタ値２とし
て計算する）。例えば出力ハイウェイ01・CH0（SCMアド
レス５に対応）には入力ハイウェイI1・CH3（SCMデータ
11）が接続されるようなパス設定が本実施例で示されて
いる。
制御メモリ53のSCMアドレスおよびSCMデータの関係を示
した対照図であり、本通話路のパス接続情報に相当する
ものである。第６図において、SCMアドレスと出力ハイ
ウェイ00,01の対応は、通話路メモリ40から読みだされ
たデータが多重分離された後の出力ハイウェイ番号及び
タイムスロット番号とから決まり、出力ハイウェイでポ
インタ値２（TS2にCH0が配置されるフォーマット）とし
たとき SCMアドレス＝（出力ハイウェイ上のTS番号×２）＋出
力ハイウェイ番号 の関係となっている。たとえば、SCMアドレス＝５は出
力ハイウェイ01のCH0に相当する。SCMデータと入力ハイ
ウェイの関係は、対応する出力ハイウェイのチャンネル
に入力ハイウェイのどのチャネルを接続するかによって
決まり SCMデータ＝（ポインタ値２とした場合の入力ハイウェ
イ上のTS番号×２）＋入力ハイウェイ番号 の関係になっている（この場合は常にポインタ値２とし
て計算する）。例えば出力ハイウェイ01・CH0（SCMアド
レス５に対応）には入力ハイウェイI1・CH3（SCMデータ
11）が接続されるようなパス設定が本実施例で示されて
いる。
第７図は第５図および第６図によりSCMデータとSPMア
ドレスとの関係を示す対照図である。第５図に示すよう
に入力ハイウェイとSPMアドレスの対応は入力ハイウェ
イのポインタ値がわかれば一意的に決定できるため、第
６図で示す入力ハイウェイとSCMデータとの関係から、S
PMアドレスとSCMデータの関係が第７図のように対応付
けられる。たとえば入力ハイウェイI1（番号１）・CH3
は第６図からSCMデータ11であり、第７図のSCMデータ11
からはSPMアドレス11が対応付けられる。ここで、SCMデ
ータは入力ハイウェイ及びTS番号（チャネル番号対応は
ポインタ値２のフォーマットから換算し一意的に決定で
きる）により上記に示した関係式から単純に計算でき、
入力ハイウェイの位相及びポインタ値とは無関係に決ま
るものであるのに対して、SPMアドレスは実際の入力ハ
イウェイの位相とポインタ値から決定されるものであ
る。入力ハイウェイの位相とポインタ値が本例と異なる
場合でもSPMアドレスとチャネルの関係は一意的であ
り、容易に求める事ができる。
ドレスとの関係を示す対照図である。第５図に示すよう
に入力ハイウェイとSPMアドレスの対応は入力ハイウェ
イのポインタ値がわかれば一意的に決定できるため、第
６図で示す入力ハイウェイとSCMデータとの関係から、S
PMアドレスとSCMデータの関係が第７図のように対応付
けられる。たとえば入力ハイウェイI1（番号１）・CH3
は第６図からSCMデータ11であり、第７図のSCMデータ11
からはSPMアドレス11が対応付けられる。ここで、SCMデ
ータは入力ハイウェイ及びTS番号（チャネル番号対応は
ポインタ値２のフォーマットから換算し一意的に決定で
きる）により上記に示した関係式から単純に計算でき、
入力ハイウェイの位相及びポインタ値とは無関係に決ま
るものであるのに対して、SPMアドレスは実際の入力ハ
イウェイの位相とポインタ値から決定されるものであ
る。入力ハイウェイの位相とポインタ値が本例と異なる
場合でもSPMアドレスとチャネルの関係は一意的であ
り、容易に求める事ができる。
第８図は第２図から第７図までに示した例により通話
略メモリ40からの読みだしデータと、それが多重分離回
路31により分離された出力ハイウェイ00,01上でのデー
タとを示したフレームフォーマットである。通話路制御
メモリ53から読みだされたSCMデータはアドレス変換回
路51により第７図の変換則に従って変換され、通話路メ
モリ40から実際に読みだすべきSPMアドレスとして通話
路メモリ40に与えられる。これに従って通話路メモリ40
から読みだされたデータは読出アドレス０〜11のそれぞ
れに対し、データFS0,FS1,PT0,PT1,A,H,G,F,D,B,C,Eと
なる。通話路制御メモリ53はシステム位相bsとは独立し
た位相brで読出されるため位相bs・brは異なった位相で
よい。図において、通話路メモリ（SPM）読出アドレス
０〜11のそれぞれにはデータFS0,FS1,PT0,PT1,A,H,G,F,
D,B,C,Eが順次記憶され、多重分離の結果、出力ハイウ
ェイ00ではポインタ値２、CH0〜CH3のそれぞれにはデー
タA,G,D,Cが、また出力ハイウェイ01ではポインタ値
２、CH0〜CH3のそれぞれにはデータH,F,B,Eが、出力さ
れる。このポインタ値はポインタ挿入回路60,61が設定
する。第８図において、通話路制御メモリ53のパス接続
情報に従ったタイムスロットの交換が行われていること
がチャネルの情報内容より知られる。たとえば、入力ハ
イウェイI1・CH3は出力ハイウェイ01・CH0（データＨ）
に入れ替わる。
略メモリ40からの読みだしデータと、それが多重分離回
路31により分離された出力ハイウェイ00,01上でのデー
タとを示したフレームフォーマットである。通話路制御
メモリ53から読みだされたSCMデータはアドレス変換回
路51により第７図の変換則に従って変換され、通話路メ
モリ40から実際に読みだすべきSPMアドレスとして通話
路メモリ40に与えられる。これに従って通話路メモリ40
から読みだされたデータは読出アドレス０〜11のそれぞ
れに対し、データFS0,FS1,PT0,PT1,A,H,G,F,D,B,C,Eと
なる。通話路制御メモリ53はシステム位相bsとは独立し
た位相brで読出されるため位相bs・brは異なった位相で
よい。図において、通話路メモリ（SPM）読出アドレス
０〜11のそれぞれにはデータFS0,FS1,PT0,PT1,A,H,G,F,
D,B,C,Eが順次記憶され、多重分離の結果、出力ハイウ
ェイ00ではポインタ値２、CH0〜CH3のそれぞれにはデー
タA,G,D,Cが、また出力ハイウェイ01ではポインタ値
２、CH0〜CH3のそれぞれにはデータH,F,B,Eが、出力さ
れる。このポインタ値はポインタ挿入回路60,61が設定
する。第８図において、通話路制御メモリ53のパス接続
情報に従ったタイムスロットの交換が行われていること
がチャネルの情報内容より知られる。たとえば、入力ハ
イウェイI1・CH3は出力ハイウェイ01・CH0（データＨ）
に入れ替わる。
ハイウェイ数、タイムスロット数が本実施例で説明し
たものと異なる場合についても本例の説明と同様な構成
がとれることは、容易に推測刊能である。
たものと異なる場合についても本例の説明と同様な構成
がとれることは、容易に推測刊能である。
以上説明したように、本発明の時分割通話路は、ハイ
ウェイ上にポインタを設け、各ハイウェイ毎のフレーム
位相とポインタ値からハイウェイ上の各タイムスロット
とそれが書き込まれる通話路メモリ上のアドレスの対応
関係を知り、この関係に基づき、通話路制御メモリの読
みだしデータを変換して通話路メモリの読みだしアドレ
スとして与えるという構成をとることにより、異なる位
相を持った複数の入力ハイウェイに対してその各々にフ
レーム位相合わせ用のバッファメモリを設けることなく
時分割交換を行うことができ、バッファメモリ設置によ
る遅延時間増加、ハード量増加の問題が回避されるとい
う効果がある。
ウェイ上にポインタを設け、各ハイウェイ毎のフレーム
位相とポインタ値からハイウェイ上の各タイムスロット
とそれが書き込まれる通話路メモリ上のアドレスの対応
関係を知り、この関係に基づき、通話路制御メモリの読
みだしデータを変換して通話路メモリの読みだしアドレ
スとして与えるという構成をとることにより、異なる位
相を持った複数の入力ハイウェイに対してその各々にフ
レーム位相合わせ用のバッファメモリを設けることなく
時分割交換を行うことができ、バッファメモリ設置によ
る遅延時間増加、ハード量増加の問題が回避されるとい
う効果がある。
第１図は本発明の時分割通話路の一実施例を示すブロッ
ク図、第２図は１フレーム周期のタイムスロット構成の
一例を示すフォーマット、第３図はハイウェイのタイム
スロット構成の一例を示すフォーマット、第４図は入力
ハイウェイから多重化されたデータおよびアドレスの関
係を第２図および第３図から形成したフォーマット、第
５図は第４図で示されたデータが書込まれた通話路メモ
リのアドレス・データ対照図、第６図は通話路制御メモ
リのアドレス・データを中心に入力ハイウェイおよび出
力ハイウェイの第３図によるハイウェイフォーマットを
関係付けた対照図、第７図はアドレス変換回路における
変換則を第５図および第６図により示した対照図、第８
図は第２図から第７図までの例による通話路メモリのデ
ータと出力ハイウェイ上のデータとのフォーマットであ
る。10,11……同期検出回路、20,21……ポインタ検出回
路、30……多重化回路、31……多重分離回路、40……通
話路メモリ、50……選択回路、51……アドレス変換回
路、52……カウンタ、53……通話路制御メモリ、60,61
……ポインタ挿入回路、I0,I1……入力ハイウェイ、00,
01……出力ハイウェイ。
ク図、第２図は１フレーム周期のタイムスロット構成の
一例を示すフォーマット、第３図はハイウェイのタイム
スロット構成の一例を示すフォーマット、第４図は入力
ハイウェイから多重化されたデータおよびアドレスの関
係を第２図および第３図から形成したフォーマット、第
５図は第４図で示されたデータが書込まれた通話路メモ
リのアドレス・データ対照図、第６図は通話路制御メモ
リのアドレス・データを中心に入力ハイウェイおよび出
力ハイウェイの第３図によるハイウェイフォーマットを
関係付けた対照図、第７図はアドレス変換回路における
変換則を第５図および第６図により示した対照図、第８
図は第２図から第７図までの例による通話路メモリのデ
ータと出力ハイウェイ上のデータとのフォーマットであ
る。10,11……同期検出回路、20,21……ポインタ検出回
路、30……多重化回路、31……多重分離回路、40……通
話路メモリ、50……選択回路、51……アドレス変換回
路、52……カウンタ、53……通話路制御メモリ、60,61
……ポインタ挿入回路、I0,I1……入力ハイウェイ、00,
01……出力ハイウェイ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/00 - 11/08 H04Q 3/52 - 3/52 101 ＰＣＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】異なるフレーム位相を持つ複数の時分割ハ
イウェイを入力ハイウェイとし、時分割ハイウェイの多
重化回路と通話路メモリと通話路制御メモリとにより入
出力ハイウェイのタイムスロット間の時分割交換を行う
時分割通話路において、フレーム同期をとるための少な
くとも一つのバイトよりなるフレーム同期信号，時分割
ハイウェイ上でのユーザ情報の最初のチャンネルの収容
タイムスロット位置を示す少くとも一つのバイトよりな
るポインタ，並びに複数のユーザ情報を運ぶための複数
のタイムスロット群で構成する各入力ハイウェイのデー
タフォーマット上にフレーム位置（ハイウェイ位相）を
検出したのちハイウェイ間のバイト位相の区切りを同期
させるフレーム同期検出回路と、このフレーム同期検出
回路からのハイウェイ位相をうけて通話路が持つシステ
ム固有のフレーム位相との差及び入力ハイウェイのポイ
ンタの内容を読みとったポインタ値とを保持するポイン
タ検出回路と、各出力ハイウェイ上のポインタにポイン
タ値を書き込むポインタ挿入回路と、通話路制御メモリ
からの読みだし内容を変換し通話路メモリのアドレスと
して出力するアドレス変換回路と、システムのフレーム
位相に従ってカウンタで順次発生するシーケンシャルア
ドレスを通話路メモリの書込み時に選択して通話路メモ
リにアドレスとして与え各入力ハイウェイを多重化した
データを通話路メモリに順次書込み且つ通話路制御メモ
リの読みだし内容を前記ポインタ検出回路に保持された
ポインタ値の内容に基づき一定の法則に従って実際に読
みだすべき通話路メモリのアドレスを与えるように変換
したアドレスを通話路メモリの読出し時に選択して通話
路メモリのアドレスとして与える選択回路と、通話路メ
モリからその内容を順次読みだして多重分離して出力ハ
イウェイへ出力する多重分離回路とを有することを特徴
とする時分割通話路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186754A JP2767910B2 (ja) | 1989-07-18 | 1989-07-18 | 時分割通話路 |
| US07/552,759 US5155728A (en) | 1989-07-18 | 1990-07-16 | Time division speech path apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186754A JP2767910B2 (ja) | 1989-07-18 | 1989-07-18 | 時分割通話路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349499A JPH0349499A (ja) | 1991-03-04 |
| JP2767910B2 true JP2767910B2 (ja) | 1998-06-25 |
Family
ID=16194057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186754A Expired - Lifetime JP2767910B2 (ja) | 1989-07-18 | 1989-07-18 | 時分割通話路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155728A (ja) |
| JP (1) | JP2767910B2 (ja) |
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-
1989
- 1989-07-18 JP JP1186754A patent/JP2767910B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-16 US US07/552,759 patent/US5155728A/en not_active Expired - Fee Related
Also Published As
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|---|---|
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| JPH0349499A (ja) | 1991-03-04 |
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