JPH0349499A - 時分割通話路 - Google Patents
時分割通話路Info
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- JPH0349499A JPH0349499A JP1186754A JP18675489A JPH0349499A JP H0349499 A JPH0349499 A JP H0349499A JP 1186754 A JP1186754 A JP 1186754A JP 18675489 A JP18675489 A JP 18675489A JP H0349499 A JPH0349499 A JP H0349499A
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- 230000015654 memory Effects 0.000 claims abstract description 55
- 238000001514 detection method Methods 0.000 claims abstract description 20
- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 230000004308 accommodation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Signal Processing (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル交換機の時分割通話路に関する。
従来、ディジタル交換機の時分割通話路は、異なる位相
を有する複数のハイウェイを入力として時分割交換動作
を行う場合、各入力／％イウエイ毎にバッファメモリを
設け、各人カノ１イウエイの位相に従って書き込み通話
路向有のシステム位相に従って読みだすフレーム同期あ
わせを折うことによって全ハイウェイのフレーム位相を
合わせ、フレーム位相同期のとれたハイウェイを多憲化
して通話路メモリに書き込み、通話路制御メモリの読み
だし内容に従って通話路メモリを読みだす事により、時
分割交換動作を行っていた。
を有する複数のハイウェイを入力として時分割交換動作
を行う場合、各入力／％イウエイ毎にバッファメモリを
設け、各人カノ１イウエイの位相に従って書き込み通話
路向有のシステム位相に従って読みだすフレーム同期あ
わせを折うことによって全ハイウェイのフレーム位相を
合わせ、フレーム位相同期のとれたハイウェイを多憲化
して通話路メモリに書き込み、通話路制御メモリの読み
だし内容に従って通話路メモリを読みだす事により、時
分割交換動作を行っていた。
上述のような従来の時分割通話路は、各人カノ・イクエ
イ対応にバッファメモリが設けられるため、遅延時間の
増加がかこシ、會た、ハイウェイの速度が増加するにつ
れてバッファメモリの必要量が増加しシステムとしての
ハードウエア量の増加になる々どの欠点があった。
イ対応にバッファメモリが設けられるため、遅延時間の
増加がかこシ、會た、ハイウェイの速度が増加するにつ
れてバッファメモリの必要量が増加しシステムとしての
ハードウエア量の増加になる々どの欠点があった。
本発明の目的は、上記欠点を解決した時分割通話路を提
供することにある。
供することにある。
本発明による時分割通話路は、異なるフレーム位相を持
つ複数の時分割ハイウェイを入力ハイウェイとし、時分
割ハイウェイの多重化回路と通話路メモリと通話路制御
メモリとにより入出力ハイウェイのタイムスロット間の
時分割交換を行う時分割通話路において、フレーム同期
をとるための少くとも一つのバイトよりなるフレーム同
期信号，時分割ハイウェイ上でのユーザ情報の最初のチ
ャンネルの収容タイムスロット位置金示す少くとも一つ
のバイトよシなるポインタ，並びに複数のユ一ザ情報を
運ぶための複数のタイムスロッ｝Ｎで構威する各入力ハ
イウェイのデータフォーマット上にフレーム位置（ハイ
ウェイ位相）を検出したのちハイウェイ間のバイト位相
の区切りを同期させるフレーム同期検出回路と、このフ
レーム同期検出回路からのハイウェイ位相をうけて通話
路が持つシステム固有のフレーム位相との差及び入力ハ
イウェイのポインタの内容を読みとったポインタ値とを
保持するポインタ検出回路と、各出力ハイウェイ上のポ
インタにポインタ値を書き込むポインタ挿入回路と、通
話路制御メモリからの読みだし内容を変換し通話路メモ
リのアドレスとして出力するアドレス変換回路と、シス
テムのフレーム位相に従ってカウンタで順次発生するシ
ーケンシャルアドレスを通話路メモリの誓込み時に選択
して通話路メモリにアドレスとして与え各入力ハイクエ
イを多重化したデータを通話路メモリに順次書込み且つ
通話路制御メモリの読みだし内容を前記ポインタ検出回
路に保持されたポインタ値の内容に基づき一定の法則に
従って実際に読みだすペき通話路メモリのアドレスを与
えるように変換したアドレスを通話路メモリの読出し時
に選択して通話路メモリのアドレスとして与える選択回
路と、通話路メモリからその内容を順次読みだして多重
分離して出力ハイウェイへ出力する多重分離回路とを有
する。
つ複数の時分割ハイウェイを入力ハイウェイとし、時分
割ハイウェイの多重化回路と通話路メモリと通話路制御
メモリとにより入出力ハイウェイのタイムスロット間の
時分割交換を行う時分割通話路において、フレーム同期
をとるための少くとも一つのバイトよりなるフレーム同
期信号，時分割ハイウェイ上でのユーザ情報の最初のチ
ャンネルの収容タイムスロット位置金示す少くとも一つ
のバイトよシなるポインタ，並びに複数のユ一ザ情報を
運ぶための複数のタイムスロッ｝Ｎで構威する各入力ハ
イウェイのデータフォーマット上にフレーム位置（ハイ
ウェイ位相）を検出したのちハイウェイ間のバイト位相
の区切りを同期させるフレーム同期検出回路と、このフ
レーム同期検出回路からのハイウェイ位相をうけて通話
路が持つシステム固有のフレーム位相との差及び入力ハ
イウェイのポインタの内容を読みとったポインタ値とを
保持するポインタ検出回路と、各出力ハイウェイ上のポ
インタにポインタ値を書き込むポインタ挿入回路と、通
話路制御メモリからの読みだし内容を変換し通話路メモ
リのアドレスとして出力するアドレス変換回路と、シス
テムのフレーム位相に従ってカウンタで順次発生するシ
ーケンシャルアドレスを通話路メモリの誓込み時に選択
して通話路メモリにアドレスとして与え各入力ハイクエ
イを多重化したデータを通話路メモリに順次書込み且つ
通話路制御メモリの読みだし内容を前記ポインタ検出回
路に保持されたポインタ値の内容に基づき一定の法則に
従って実際に読みだすペき通話路メモリのアドレスを与
えるように変換したアドレスを通話路メモリの読出し時
に選択して通話路メモリのアドレスとして与える選択回
路と、通話路メモリからその内容を順次読みだして多重
分離して出力ハイウェイへ出力する多重分離回路とを有
する。
〔実施例）
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。入
力ハイウェイＩｏ，Ｉ１の伝送データはフレーム同期検
出回路１０．１１及びポインタ検出回路２０．２１を経
て多重化回路３０で多重化され、通話路システム固有の
システム位相で動作するカウ／タ５２の値に従って順次
通話路メモＩＪ （ＳＰＭ）４０に書き込筐れる。フレ
ーム同期検出回路１０，１１はそれぞれ検出した各入力
ハイウェイＩＱ，ＩＩｏフレーム位相をポインタ検出回
路２０．２１に与え、ポインタ検出回路２０．２１では
各入力ハイウェイ１０，ＩＩとシステム位相との差及び
ポインタ値を検出してアドレス変換回路５１に通知する
。
力ハイウェイＩｏ，Ｉ１の伝送データはフレーム同期検
出回路１０．１１及びポインタ検出回路２０．２１を経
て多重化回路３０で多重化され、通話路システム固有の
システム位相で動作するカウ／タ５２の値に従って順次
通話路メモＩＪ （ＳＰＭ）４０に書き込筐れる。フレ
ーム同期検出回路１０，１１はそれぞれ検出した各入力
ハイウェイＩＱ，ＩＩｏフレーム位相をポインタ検出回
路２０．２１に与え、ポインタ検出回路２０．２１では
各入力ハイウェイ１０，ＩＩとシステム位相との差及び
ポインタ値を検出してアドレス変換回路５１に通知する
。
るデータが書き込１れたメモリであう、前記システム位
相とは独立にシステム固有に設定された読みだしフレー
ム位相に従いデータを読み出し、アＩＪ ４ ０の読み
出しアドレスとして与えられる。選択回路５０は書き込
みアドレス１たは読みだしアドレスのいずれかを選択す
る回路でろシ、その動作は従来の時分割通話路にかける
同様な機能を有する回路に準ずる。通話路制御メモリ５
３からアドレス変換回路５１及び選択回路５０を経て通
話路メモＩＪ ４ ０に与えられた読みだしアドレスに
従って読みだされたデータは多重分離回路３ｌによシ分
離され、ポインタ挿入回路６０．６１によυポインタ値
を設定されて出力ハイウェイ００，０１へと出力される
。
相とは独立にシステム固有に設定された読みだしフレー
ム位相に従いデータを読み出し、アＩＪ ４ ０の読み
出しアドレスとして与えられる。選択回路５０は書き込
みアドレス１たは読みだしアドレスのいずれかを選択す
る回路でろシ、その動作は従来の時分割通話路にかける
同様な機能を有する回路に準ずる。通話路制御メモリ５
３からアドレス変換回路５１及び選択回路５０を経て通
話路メモＩＪ ４ ０に与えられた読みだしアドレスに
従って読みだされたデータは多重分離回路３ｌによシ分
離され、ポインタ挿入回路６０．６１によυポインタ値
を設定されて出力ハイウェイ００，０１へと出力される
。
第２図は入出力ハイウェイにかけるタイムスロット割ｂ
付けの一例を示すハイウェイフォーマットである。本例
においてハイウェイはタイムスロット（Ｔ８）番号０〜
５の６タイムスロットによｂｌフレーム周期が構成され
、ＴＳＯはフレーム同期信号（Ｆ８）、ＴＳＩはポイン
タ（Ｐ’ｌ’）、Ｔ８２〜５はユーザ情報（ＵＴＯ−Ｕ
Ｔ３）がそれぞれ収容されるタイムスロットであ）、ユ
ーザ情報用チャネルにはチャンネル０（Ｃ｝ｉｏ）から
チャンネル３ （ＣＨ３）ｔでの４個が収容される。ポ
インタ（ＦＴ）はＣＨＯが何番のタイムスロットに収容
されているかを示す。
付けの一例を示すハイウェイフォーマットである。本例
においてハイウェイはタイムスロット（Ｔ８）番号０〜
５の６タイムスロットによｂｌフレーム周期が構成され
、ＴＳＯはフレーム同期信号（Ｆ８）、ＴＳＩはポイン
タ（Ｐ’ｌ’）、Ｔ８２〜５はユーザ情報（ＵＴＯ−Ｕ
Ｔ３）がそれぞれ収容されるタイムスロットであ）、ユ
ーザ情報用チャネルにはチャンネル０（Ｃ｝ｉｏ）から
チャンネル３ （ＣＨ３）ｔでの４個が収容される。ポ
インタ（ＦＴ）はＣＨＯが何番のタイムスロットに収容
されているかを示す。
第３図は入出力ハイウェイの一例を示すフォーマットで
あり、本図の例ではポインタ（ＰＴ）は数値４でちゃ、
Ｔ８４（すなわちＵＴ２）にＣＨｏが収容され、ＣＨＩ
，ＣＨ２，ＣＨ３はＵＴ３，ＵＴＱ，ＵＴ１に繰ｂ返し
収容される事を示している。
あり、本図の例ではポインタ（ＰＴ）は数値４でちゃ、
Ｔ８４（すなわちＵＴ２）にＣＨｏが収容され、ＣＨＩ
，ＣＨ２，ＣＨ３はＵＴ３，ＵＴＱ，ＵＴ１に繰ｂ返し
収容される事を示している。
第４図は入力ハイウェイと多重化の関係の一例を示した
、入力ハイウェイＩＯ，Ｉｌ＃／ｖ−れぞれのフレーム
同期検出回路１０．１１の多重化回路３０への出力に＞
ケるフレームフォーマットである。
、入力ハイウェイＩＯ，Ｉｌ＃／ｖ−れぞれのフレーム
同期検出回路１０．１１の多重化回路３０への出力に＞
ケるフレームフォーマットである。
それぞれまったく独立の位相でフレーム同期検出回路１
０．１１に入力したノ１イウエイはバイト位相同期がと
られバイトの区切９はそろったものになっている。各入
力ハイウェイの位相ｂｏ，ｂｌはフレーム同期検出回路
１０．１１によう検出され、システム位相ｂｓは多重化
回路３０で設定される。
０．１１に入力したノ１イウエイはバイト位相同期がと
られバイトの区切９はそろったものになっている。各入
力ハイウェイの位相ｂｏ，ｂｌはフレーム同期検出回路
１０．１１によう検出され、システム位相ｂｓは多重化
回路３０で設定される。
第４図では入力ハイウェイＩＱ，１１それぞれはホイン
タ値３，４であシ、入力ハイウェイＩＱのＣ｝ｔｏ−Ｃ
ｈ３がデータＡ〜データわ、筐た入カハイウェイＩ１の
ＣＨＯ−Ｃ｝ｉ３がデータＥ〜データＨを運ぶ。ポイン
タ検出回路２０．２１はシステム位相ｂｓに対する位相
差ｌバイ｝ｔｉｐよびポインタ１１！３を入力ハイウェ
イＩＯから、筐九位相差２バイト尉よびポインタ値４を
入力ハイウェイエ１から、それぞれ検出して多重化回路
３０へ出力する。
タ値３，４であシ、入力ハイウェイＩＱのＣ｝ｔｏ−Ｃ
ｈ３がデータＡ〜データわ、筐た入カハイウェイＩ１の
ＣＨＯ−Ｃ｝ｉ３がデータＥ〜データＨを運ぶ。ポイン
タ検出回路２０．２１はシステム位相ｂｓに対する位相
差ｌバイ｝ｔｉｐよびポインタ１１！３を入力ハイウェ
イＩＯから、筐九位相差２バイト尉よびポインタ値４を
入力ハイウェイエ１から、それぞれ検出して多重化回路
３０へ出力する。
多重化回路３０は通話路メモＩＪ ４ ０へ出力する内
部フォーマットを、通話路メモリの書込アドレス１〜１
１に対して、データＣ−起，Ｆｓｏ，デ．一タＦ ，Ｐ
ＴＯ ，ＦＳＩ ，データｌ），Ｐ’１’ｌ，データＡ
・Ｇ−Ｂ−｝１とし順次繰返して形成する。ここで数字
０．１は入力ハイウェイＩＯ，ＩＩを意味し、上述の対
照内容は通話路メモリアドレス（８ＰＭアドレス）と通
話路メモリ４０の記憶データを示し、通話路メモリ４０
はシステム位相ｂｓによう動作するカウンタ５２が出力
する８ＰＭアドレスに従って書込みを実行する。
部フォーマットを、通話路メモリの書込アドレス１〜１
１に対して、データＣ−起，Ｆｓｏ，デ．一タＦ ，Ｐ
ＴＯ ，ＦＳＩ ，データｌ），Ｐ’１’ｌ，データＡ
・Ｇ−Ｂ−｝１とし順次繰返して形成する。ここで数字
０．１は入力ハイウェイＩＯ，ＩＩを意味し、上述の対
照内容は通話路メモリアドレス（８ＰＭアドレス）と通
話路メモリ４０の記憶データを示し、通話路メモリ４０
はシステム位相ｂｓによう動作するカウンタ５２が出力
する８ＰＭアドレスに従って書込みを実行する。
第５図は第２図から第４図までの例において、入力ハイ
ウェイの各タイムスロットの内容が、どの８ＰＭアドレ
スに対応し８ＰＭデータとして何が書き込筐れるかを示
した対照図である。本実施例に訃いては、入力ハイウェ
イＩＯについては、フレーム位相差が１バイトであるた
めフレーム同期信号（Ｆ８０）は８ＰＭアドレス２に書
き込まれることが計算でき、以下ポインタ及び各チャネ
ルのＳＰＭアドレスは図に示したように一意的に決まる
。入力ハイウェイＩ１についても同様である。
ウェイの各タイムスロットの内容が、どの８ＰＭアドレ
スに対応し８ＰＭデータとして何が書き込筐れるかを示
した対照図である。本実施例に訃いては、入力ハイウェ
イＩＯについては、フレーム位相差が１バイトであるた
めフレーム同期信号（Ｆ８０）は８ＰＭアドレス２に書
き込まれることが計算でき、以下ポインタ及び各チャネ
ルのＳＰＭアドレスは図に示したように一意的に決まる
。入力ハイウェイＩ１についても同様である。
第６図は第２図から第５図までの関係にかいて通話路制
御メモリ５３の８ＣＭアドレスかよびＳＣＭデータの関
係を示した対照図であり、本通話路のパス接続情報に相
当するものである。第６図において、ＳＣＭアドレスと
出力ハイウェイＯＯ，０１の対応は、通話路メモリ４０
から読みだされたデータが多重分離された後の出力ハイ
ウェイ番号及びタイムスロット番号とから決１シ、出力
ハイウェイでポインタ値２ （ＴＳ ２にＣＨＯが配置
されるフォーマット）としたとき ８ＣＭアドレス＝（出力ハイウェイ上のＴ８番号×２）
十出力ハイウェイ番号 の関係となっている。たとえば、ＳＣＭアドレス＝５は
出力ハイウェイ０１のＣＨＯに相当する。
御メモリ５３の８ＣＭアドレスかよびＳＣＭデータの関
係を示した対照図であり、本通話路のパス接続情報に相
当するものである。第６図において、ＳＣＭアドレスと
出力ハイウェイＯＯ，０１の対応は、通話路メモリ４０
から読みだされたデータが多重分離された後の出力ハイ
ウェイ番号及びタイムスロット番号とから決１シ、出力
ハイウェイでポインタ値２ （ＴＳ ２にＣＨＯが配置
されるフォーマット）としたとき ８ＣＭアドレス＝（出力ハイウェイ上のＴ８番号×２）
十出力ハイウェイ番号 の関係となっている。たとえば、ＳＣＭアドレス＝５は
出力ハイウェイ０１のＣＨＯに相当する。
ＳＣＭデータと入力ハイウェイの関係は、対応する出力
ハイウェイのチャンネルに入力ハイウェイのどのチャネ
ルを接続するかによって決まシＳＣＭデータ＝（ポイン
タ値２とした場合の入力ハイウェイ上のＴＳ番号×２）
十入カハイウェイ査号 の関係になっている（この場合は常にポインタ値２とし
て計算する）。例えば出力ハイウェイ０１・ＣＨｏ（８
ＣＭアドレス５に対応）には入力ハイウェイｌ１・ＣＨ
３（ＳＣＭデータ１１）が接続されるようなパス設定が
本災施例で示されている。
ハイウェイのチャンネルに入力ハイウェイのどのチャネ
ルを接続するかによって決まシＳＣＭデータ＝（ポイン
タ値２とした場合の入力ハイウェイ上のＴＳ番号×２）
十入カハイウェイ査号 の関係になっている（この場合は常にポインタ値２とし
て計算する）。例えば出力ハイウェイ０１・ＣＨｏ（８
ＣＭアドレス５に対応）には入力ハイウェイｌ１・ＣＨ
３（ＳＣＭデータ１１）が接続されるようなパス設定が
本災施例で示されている。
第７図は第５図および第６図によ，９ＳＣＭデータとＳ
ＰＭアドレスとの関係を示す対照図である。
ＰＭアドレスとの関係を示す対照図である。
第５図に示すように入力ハイウェイとＳＰＭアドレスの
対応は入力ハイウェイのポインタ値がわかれば一意的に
決定できるため、第６図で示す入力ハイウェイと８ＣＭ
データとの関係から、ＳＰＭアドレスとＳＣＭデータの
関係が第７図のように対応付けられる。たとえば入力ハ
イウェイ■１（香号１）・ｅＨ３は第６図からＳＣＭテ
ータ１１であシ、第７図のＳＣＭデータ１１からは８Ｐ
Ｍアドレス１１が対応付けられる。ここで、８ＣＭデー
タは入力ハイウェイ及びＴ８番号（チャネル番号対応は
ポインタ値２のフォーマットから換算し一意的に決定で
きる）によう上記に示した関係式から単純に計算でき、
入力ハイウェイの位相及びポインタ値とは無関係に決ま
るものであるのに対して、８ＰＭアドレスは実際の入力
ハイウェイの位相とポインタ値から決定されるものであ
る。
対応は入力ハイウェイのポインタ値がわかれば一意的に
決定できるため、第６図で示す入力ハイウェイと８ＣＭ
データとの関係から、ＳＰＭアドレスとＳＣＭデータの
関係が第７図のように対応付けられる。たとえば入力ハ
イウェイ■１（香号１）・ｅＨ３は第６図からＳＣＭテ
ータ１１であシ、第７図のＳＣＭデータ１１からは８Ｐ
Ｍアドレス１１が対応付けられる。ここで、８ＣＭデー
タは入力ハイウェイ及びＴ８番号（チャネル番号対応は
ポインタ値２のフォーマットから換算し一意的に決定で
きる）によう上記に示した関係式から単純に計算でき、
入力ハイウェイの位相及びポインタ値とは無関係に決ま
るものであるのに対して、８ＰＭアドレスは実際の入力
ハイウェイの位相とポインタ値から決定されるものであ
る。
入力ハイウェイの位相とポインタ値が本例と異なる場合
でも８ＰＭアドレスとチャネルの関係は一意的であう、
容易に求める事ができる。
でも８ＰＭアドレスとチャネルの関係は一意的であう、
容易に求める事ができる。
第８図は第２図から第７図筐でに示した例によう通話路
メモＩＪ ４ ０からの読みだしデータと、それが多重
分離回路３１によう分離された出力ハイウェイ００，０
１上でのデータとを示したフレームフォーマットである
。通話路制御メモリ５３から読みだされた８ＣＭデータ
はアドレス変換回路５１によう第７図の変換則に従って
変換され、通話路メモリ４０から実際に読みだすべき８
ＰＭアドレスとして通話路メモリ４０に与えられる。こ
れに従って通話路メモリ４０から読みだされたデータは
読出アドレスＯ〜１１のそれぞれに対し、データＦ８０
，Ｆ８１，ＰＴＯ，ＰＴＩ，Ａ，Ｈ，Ｇ，Ｆ，Ｄ，Ｂ，
Ｃ ，Ｅと々る。通話路制御メモリ５３はシステム位相
ｂｓとは独立した位相ｂｒで読出されるため位相ｂＳ−
ｂｒは異なった位相でよい。図において、通話路メモリ
（ＳＰＭ）読出アドレスＯ〜１１のそれぞれにはデータ
ＦＳＱ，ＦＳＩ，ＰＴＯ，ＰＴＩ，Ａ，Ｈ，Ｇ，Ｆ，Ｄ
，Ｂ，Ｃ，Ｅが順次記憶され、多重分離の結果、出力ハ
イウェイ００ではポインタ値２、ＣＨＱ〜ＣＨ３のそれ
それにはデータＡ ， Ｇ ， Ｄ，Ｃが、筐た出力ハ
イウェイ０１ではポインタ値２、ＣＨＯ〜ＣＨ３のそれ
ぞれにはデータＨ ， Ｆ， Ｂ ， Ｅが、出力され
る。このポインタ値はポインタ挿入回路６０．６１が設
定する。第８図にシいて、通話路制御メモリ５３のパス
接続情報に従ったタイムスロットの交換が行われている
ことがチャンネルの情報内容よう知られる。たとえば、
入力ハイウェイＩ１・Ｃ｝１３は出力ハイウェイ０１・
ＣＨＯ （データＨ）に入れ替わる。
メモＩＪ ４ ０からの読みだしデータと、それが多重
分離回路３１によう分離された出力ハイウェイ００，０
１上でのデータとを示したフレームフォーマットである
。通話路制御メモリ５３から読みだされた８ＣＭデータ
はアドレス変換回路５１によう第７図の変換則に従って
変換され、通話路メモリ４０から実際に読みだすべき８
ＰＭアドレスとして通話路メモリ４０に与えられる。こ
れに従って通話路メモリ４０から読みだされたデータは
読出アドレスＯ〜１１のそれぞれに対し、データＦ８０
，Ｆ８１，ＰＴＯ，ＰＴＩ，Ａ，Ｈ，Ｇ，Ｆ，Ｄ，Ｂ，
Ｃ ，Ｅと々る。通話路制御メモリ５３はシステム位相
ｂｓとは独立した位相ｂｒで読出されるため位相ｂＳ−
ｂｒは異なった位相でよい。図において、通話路メモリ
（ＳＰＭ）読出アドレスＯ〜１１のそれぞれにはデータ
ＦＳＱ，ＦＳＩ，ＰＴＯ，ＰＴＩ，Ａ，Ｈ，Ｇ，Ｆ，Ｄ
，Ｂ，Ｃ，Ｅが順次記憶され、多重分離の結果、出力ハ
イウェイ００ではポインタ値２、ＣＨＱ〜ＣＨ３のそれ
それにはデータＡ ， Ｇ ， Ｄ，Ｃが、筐た出力ハ
イウェイ０１ではポインタ値２、ＣＨＯ〜ＣＨ３のそれ
ぞれにはデータＨ ， Ｆ， Ｂ ， Ｅが、出力され
る。このポインタ値はポインタ挿入回路６０．６１が設
定する。第８図にシいて、通話路制御メモリ５３のパス
接続情報に従ったタイムスロットの交換が行われている
ことがチャンネルの情報内容よう知られる。たとえば、
入力ハイウェイＩ１・Ｃ｝１３は出力ハイウェイ０１・
ＣＨＯ （データＨ）に入れ替わる。
ハイウェイ数、タイムスロット数が本実施例で説明した
ものと異なる場合についても本例の説明と同様な構戒が
とれることは、容易に推測刊能である。
ものと異なる場合についても本例の説明と同様な構戒が
とれることは、容易に推測刊能である。
以上説明したように、本発明の時分割通話路は、ハイウ
ェイ上にポインタを設け、各ハイウェイ毎のフレーム位
相とポインタ値からハイウェイ上の各タイムスロ・トと
それが書き込まれる通話路メモリ上のアドレスの対応関
係を知シ、この関係に基づき、通話路制御メモリの読み
だしデータを変換して通話路メモリの読みだしアドレス
として与えるという構成をとることにより、異なる位相
を持った複数の入力ハイウェイに対してその各々にフレ
ーム位相合わせ用のバッファメモリを設けることなく時
分割交換を行うことができ、バッファメモリ設置による
遅延時間増加、ハード量増加の問題が回避されるという
効果がある。
ェイ上にポインタを設け、各ハイウェイ毎のフレーム位
相とポインタ値からハイウェイ上の各タイムスロ・トと
それが書き込まれる通話路メモリ上のアドレスの対応関
係を知シ、この関係に基づき、通話路制御メモリの読み
だしデータを変換して通話路メモリの読みだしアドレス
として与えるという構成をとることにより、異なる位相
を持った複数の入力ハイウェイに対してその各々にフレ
ーム位相合わせ用のバッファメモリを設けることなく時
分割交換を行うことができ、バッファメモリ設置による
遅延時間増加、ハード量増加の問題が回避されるという
効果がある。
第ｌ図は本発明の時分割通話路の一実施例を示すブロッ
ク図、第２図は１フレーム周期のタイムスロット構或の
一例を示すフォーマット、第３図はハイウェイのタイム
スロット構成の一例を示すフォーマット、第４図は入力
ハイウェイから多重化されたデータかよびアドレスの関
係を第２図かよび第３図から形威したフォーマソト、第
５図は第４図で示されたデータが誉込筐れた通話路メモ
リのアドレス・データ対照図、第６図は通話路制御メモ
リのアドレス・データを中心に入カノ１イウェイかよび
出力ハイウェイの第３図によるハイウェイフォーマット
を関係付けた対照図、第７図はアドレス変換回路にかけ
る変換則を第５図釦よび第６図によ）示した対照図、第
８図は第２図から第７図までの例による通話路メモリの
データと出力ハイウェイ上のデータとのフォーマットで
ある。 １０．１１・・・同期検出回路、２０．２１・・・ポイ
ンタ検出回路、３０・・・多重化回路、３１・・・多重
分離回路、４０・・・通話路メモリ、５０・・・選択回
路、５１・・・アドレス変換回路、５２・・・カウンタ
、５３・・・通話路制御メモ！Ｊ、６０．６１・・・ポ
インタ挿入回路、ＩＯ，ＩＩ・・・入力ハイウェイ、０
０，０１・・・出力ノ翫イウェイ。
ク図、第２図は１フレーム周期のタイムスロット構或の
一例を示すフォーマット、第３図はハイウェイのタイム
スロット構成の一例を示すフォーマット、第４図は入力
ハイウェイから多重化されたデータかよびアドレスの関
係を第２図かよび第３図から形威したフォーマソト、第
５図は第４図で示されたデータが誉込筐れた通話路メモ
リのアドレス・データ対照図、第６図は通話路制御メモ
リのアドレス・データを中心に入カノ１イウェイかよび
出力ハイウェイの第３図によるハイウェイフォーマット
を関係付けた対照図、第７図はアドレス変換回路にかけ
る変換則を第５図釦よび第６図によ）示した対照図、第
８図は第２図から第７図までの例による通話路メモリの
データと出力ハイウェイ上のデータとのフォーマットで
ある。 １０．１１・・・同期検出回路、２０．２１・・・ポイ
ンタ検出回路、３０・・・多重化回路、３１・・・多重
分離回路、４０・・・通話路メモリ、５０・・・選択回
路、５１・・・アドレス変換回路、５２・・・カウンタ
、５３・・・通話路制御メモ！Ｊ、６０．６１・・・ポ
インタ挿入回路、ＩＯ，ＩＩ・・・入力ハイウェイ、０
０，０１・・・出力ノ翫イウェイ。
Claims (1)
- 異なるフレーム位相を持つ複数の時分割ハイウェイを
入力ハイウェイとし、時分割ハイウェイの多重化回路と
通話路メモリと通話路制御メモリとにより入出力ハイウ
ェイのタイムスロット間の時分割交換を行う時分割通話
路において、フレーム同期をとるための少くとも一つの
バイトよりなるフレーム同期信号、時分割ハイウェイ上
でのユーザ情報の最初のチャンネルの収容タイムスロッ
ト位置を示す少くとも一つのバイトよりなるポインタ、
並びに複数のユーザ情報を運ぶための複数のタイムスロ
ット群で構成する各入力ハイウェイのデータフォーマッ
ト上にフレーム位置（ハイウェイ位相）を検出したのち
ハイウェイ間のバイト位相の区切りを同期させるフレー
ム同期検出回路と、このフレーム同期検出回路からのハ
イウェイ位相をうけて通話路が持つシステム固有のフレ
ーム位相との差及び入力ハイウェイのポインタの内容を
読みとったポインタ値とを保持するポインタ検出回路と
、各出力ハイウェイ上のポインタにポインタ値を書き込
むポインタ挿入回路と、通話路制御メモリからの読みだ
し内容を変換し通話路メモリのアドレスとして出力する
アドレス変換回路と、システムのフレーム位相に従って
カウンタで順次発生するシーケンシャルアドレスを通話
路メモリの書込み時に選択して通話路メモリにアドレス
として与え各入力ハイウェイを多重化したデータを通話
路メモリに順次書込み且つ通話路制御メモリの読みだし
内容を前記ポインタ検出回路に保持されたポインタ値の
内容に基づき一定の法則に従って実際に読みだすべき通
話路メモリのアドレスを与えるように変換したアドレス
を通話路メモリの読出し時に選択して通話路メモリのア
ドレスとして与える選択回路と、通話路メモリからその
内容を順次読みだして多重分離して出力ハイウェイへ出
力する多重分離回路とを有することを特徴とする時分割
通話路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186754A JP2767910B2 (ja) | 1989-07-18 | 1989-07-18 | 時分割通話路 |
| US07/552,759 US5155728A (en) | 1989-07-18 | 1990-07-16 | Time division speech path apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186754A JP2767910B2 (ja) | 1989-07-18 | 1989-07-18 | 時分割通話路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0349499A true JPH0349499A (ja) | 1991-03-04 |
| JP2767910B2 JP2767910B2 (ja) | 1998-06-25 |
Family
ID=16194057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186754A Expired - Lifetime JP2767910B2 (ja) | 1989-07-18 | 1989-07-18 | 時分割通話路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5155728A (ja) |
| JP (1) | JP2767910B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289974A (ja) * | 1996-04-26 | 1997-11-11 | Nec Corp | 生体情報伝送装置および受信装置 |
| JPH09313452A (ja) * | 1996-05-31 | 1997-12-09 | Nec Corp | 患者監視システム |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444704A (en) * | 1991-08-12 | 1995-08-22 | At&T Corp. | Dial restoral method and apparatus |
| US5872780A (en) * | 1992-05-21 | 1999-02-16 | Alcatel Network Systems, Inc. | Sonet data transfer protocol between facility interfaces and cross-connect |
| US5450401A (en) * | 1992-06-23 | 1995-09-12 | Nec Corporation | Time slot switching device with a single data memory |
| JP3168487B2 (ja) * | 1993-03-15 | 2001-05-21 | 富士通株式会社 | 同期確立チェック方法及び伝送装置 |
| JPH08205211A (ja) * | 1995-01-25 | 1996-08-09 | Nec Corp | 時分割多重時間スイッチ回路 |
| JP3384646B2 (ja) * | 1995-05-31 | 2003-03-10 | 三洋電機株式会社 | 音声合成装置及び読み上げ時間演算装置 |
| JP3455474B2 (ja) * | 1999-08-27 | 2003-10-14 | 株式会社沖コムテック | ディジタル交換装置およびその装置のデータ交換方法 |
| US6963560B2 (en) * | 2000-09-29 | 2005-11-08 | Alcatel | Method and system for frame and pointer alignment of SONET data channels |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4543652A (en) * | 1982-10-04 | 1985-09-24 | Hitachi, Ltd. | Time-division switching unit |
| JPS60253361A (ja) * | 1984-05-30 | 1985-12-14 | Fujitsu Ltd | 会議通話機能を有する交換システム |
| JP2713883B2 (ja) * | 1986-02-07 | 1998-02-16 | 株式会社日立製作所 | 時分割交換機 |
| JPH0752987B2 (ja) * | 1986-02-28 | 1995-06-05 | 株式会社日立製作所 | 多元情報順序保存タイムスロツト選択方法 |
| CA1311818C (en) * | 1987-12-29 | 1992-12-22 | Nec Corporation | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
| JP2667868B2 (ja) * | 1988-04-06 | 1997-10-27 | 株式会社日立製作所 | セル・スイッチング・システム |
-
1989
- 1989-07-18 JP JP1186754A patent/JP2767910B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-16 US US07/552,759 patent/US5155728A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09289974A (ja) * | 1996-04-26 | 1997-11-11 | Nec Corp | 生体情報伝送装置および受信装置 |
| JPH09313452A (ja) * | 1996-05-31 | 1997-12-09 | Nec Corp | 患者監視システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767910B2 (ja) | 1998-06-25 |
| US5155728A (en) | 1992-10-13 |
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