JPH0371791A - 時分割通話路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル交換機の時分割通話路に関する。

〔従来の技術〕

従来、ディジタル交換機の時分割通話路は、異なる位相
を有する複数のハイウェイを入力として時分割交換動作
を行う場合、各入力ハイウェイ毎にバッファメモリを設
け、各入力ハイウェイの位相に従って書き込み通話路固
有のシステム位相に従って読みだすフレーム同期あわせ
を行うことによって全ハイウェイのフレーム位相を合わ
せ、フレーム位相同期のとれたハイウェイを多重化して
通話路メモリに書き込み、通話路制御メモリの読みだし
内容に従って通話路メモリを読みだす事により、時分割
交換動作を行っていた。

〔発明が解決しようとする課題〕

上述のような従来の時分割通話路は、各入力ハイウェイ
対応にバッファメモリが設けられるため、遅延時間の増
加がおこり、また、ハイウェイの速度が増加するにつれ
てバッファメモリの必要量が増加しシステムとしてのハ
ードウェア量の増加になるなどの欠点があった。

本発明の目的は、上記欠点を解消した時分割通話路を提
供することにある。

〔課題を解決するための手段〕

本発明の時分割通話路は、異なるフレーム位相を持つ複
数の時分割ハイウェイを入力ハイウェイとし、時分割ハ
イウェイの多重化回路と通話路メモリと通話路制御メモ
リとにより入出力ハイウェイのタイムスロット間の時分
割交換を行う時分割通話路において、フレーム同期をと
るための少くとも一つのバイトよりなるフレーム同期信
号２時分割ハイウェイ上でのユーザ情報の最初のチャン
ネルの収容タイムスロット位置を示す少くとも一つのバ
イトよりなるポインタ、並びに複数のユーザ情報を運ぶ
ための複数のタイムスロッ）群テ構成する各入力ハイウ
ェイのデータフォーマット上にフレーム位置（ハイウェ
イ位相）を検出したのちハイウェイ間のバイト位相の区
切りを同期させるフレーム同期検出回路と、このフレー
ム同期検出回路からのハイウェイ位相をうけて通話路が
持つシステム固有のフレーム位相との差及び入力ハイウ
ェイのポインタの内容を読みとったポインタ値とを保持
するポインタ検出回路と、各出力ハイウェイ上のポイン
タにポインタ値を書き込むポインタ挿入回路と、システ
ム固有のフレーム位相に従い順次発生するシーケンシャ
ルアドレスを検出したフレーム位相およびポインタ値の
両者により変換して通話路制御メモリのアドレスとして
出力するアドレス変換回路と、前記アドレス変換回路の
出力をアドレスとして読み出した通話路制御メモリの読
み出しデータを通話路メモリの書込み時に選択して通話
路メモリにアドレスとして与えこのアドレスに従って各
入力ハイウェイを多重化したデータを通話路メモリに順
次書き込み且つ前記のシステム固有のフレーム位相とは
独立な読み出しフレーム位相に従いカウンタで順次発生
するシーケンシャルアドレスを通話路メモリの読み出し
時に選択して通話路メモリにアドレスとして与える選択
回路と、通話路メモリからその内容を順次読み出し多重
分離して出力ハイウェイへ出力する多重分離回路とを有
する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。入
力ハイウェイＩＯ，ＩＩの伝送データはフレーム同期検
出回路１０，１１及びポインタ検出回路２０，２１を経
て多重化回路３０で多重化され、通話路制御メモリ５３
からの読み出しデータをアドレスとして順次通話路メモ
リ　（ＳＰＭ）４０に書き込まれる。フレーム同期検出
回路１０．１１はそれぞれ検出した各入力ハイウェイＩ
Ｏ，Ｉｌのフレーム位相をポインタ検出回路２０．２１
に与え、ポインタ検出回路では各入力ハイウェイとシス
テム位相との差及びポインタ値を検出してアドレス変換
回路５１に通知する。アドレス変換回路５１ではシステ
ム位相に従い順次発生スるシーケンシャルアドレスを入
力ハイウェイのフレーム位相とポインタ値とから変換し
て通話路制御メモリ５３にアドレスとして与える。通話
路制御メモ！Ｊ　（ＳＣＭ）５３は通話パスに相当する
データが書き込まれたメモリであり、前記アドレス変換
回路５１から読み出されたデータをアドレスとしてデー
タを読みだし、このデータは通話路メモリ４０の読み出
しアドレスとして与えられる。選択回路５０は書き込み
アドレスまたは読み出しアドレスのいずれかを選択する
回路であり、その動作は従来の時分割通話路における同
様な機能を有する回路に準する。カウンタ５２は前記シ
ステム位相たは異なる読み出し位相に従い動作し、カウ
ンタ５２が発生するシーケンシャルアドレスに従い通話
路メモリ４０から読み出されたデータは多重分離回路３
１により分離され、ポインタ挿入回路６０．６１により
ポインタ値を設定されて出力ハイウェイ００，０１へと
出力される。

第２図は入出力ハイウェイにおけるタイムスロット割付
けの一例を示すハイウェイフォーマットである。本例に
おいてハイウェイはタイムスロッ）　（ＴＳ）　番号０
〜５の６タイムスロツトにより１フレ一ム周期が構成さ
れ、Ｔｓｏはフレーム同期信号（ＦＳ）、Ｔｓｌはポイ
７り（ＦＴ）、ＴＳ２〜５はユーザ情報（ＵＴｏ〜ＵＴ
３）がそれぞれ収容されるタイムスロットであり、ユー
ザ情報用チャンネルにはチャンネルＯ（ＣＨＯ）からチ
ャンネル３　（ＣＨ３）までの４個が収容される。ポイ
ンタ（ＦＴ）はＣＨＯが何番のタイムスロットに収容さ
れているかを示す。

第３図は入出力ハイウェイの一例を示すフォーマットで
あり、本図の例ではポインタ（ＰＴ）は数値４であり、
ＴＳ４（すなわちＵＴ２）にｃＨＯが収容され、ＣＨＩ
、ＣＨ２，ＣＨ３はＵＴ３、ＵＴＯ，ＵＴＩに繰り返し
収容される事を示している。

第４図は入力ハイウェイと多重化の関係の一例を示した
入力ハイウェイそれぞれのフレーム同期検出回路１０．
１１の多重化回路３０への出力におけるフレームフォー
マットである。それぞれまったく独立の位相でフレーム
同期検出回路１０．１１に入力したハイウェイはバイト
位相同期がとられバイトの区切りはそろったもめになっ
ている。各入力ハイウェイの位相ｂｏ、ｂｌはフレーム
同期検出回路ｉｏ、ｉｉにより検出され、システム位相
ｂｓは多重化回路３０で設定される。

第４図では、入力ハイウェイＩＯ，ＩＩそれぞれはポイ
ンタ値３，４であり、入力ハイウェイＩＯのＣＨＯ−Ｃ
Ｈ３がデータＡ〜データＤ、また、入力ハイウニイエ１
のＣＨＯ〜ＣＨ３がデータＥ〜データＨな運ぶ。ポイン
タ検出回路２０゜２１はシステム位相ｂｓに対する位相
差１バイトおよびポインタ値３を入力ハイウェイＩＯか
ら、また位相差２バイトおよびポインタ値４を入力ハイ
ウェイ１から、それぞれ検出して多重化回路３０へ出力
する。多重化回路３０は通話路モメリ４０へ出力する内
部フォーマットを、通話路メモリの書込アドレスｌ−１
１に対して、データＣ・Ｅ、ＦＳＯ，データＦ、ＰＴＯ
，Ｆ’ＳＬ、データＤ、ＰＴＩ、データＡ−Ｇ−Ｂ−Ｈ
とし順次繰返して形成する。ここで数字０．１は入力ハ
イウェイＩＯ，ＩＩを意味し、上述の対照内容は通話路
メモリアドレス（ＳＰＭアドレス）と通話路メモリ４０
の記憶データとを示し、通話路メモリ４゜はシステム位
相ｂｓにより動作するカウンタ５２が出力するＳＰＭア
ドレスに従って書込みを実行する。

第５図は第１図から第４図までの例において、内部の多
重化ハイウェイの各タイムスロットの内容が書込まれる
べき通話路メモリのＳＰＭアドレスと通話路制御メモリ
の８０Ｍデータの読み出しアドレス（８０Ｍアドレス）
との関係を示す対照図である。第５図に示すように、８
０Ｍアドレスは入力ハイウェイのフレーム位相がシステ
ム位相と同じポインタ値２の場合に多重化ハイウェイ上
でのタイムスロッ）　（ＴＳ）番号に対応するもので、
たとえば多重化ハイウェイのＴＳＯは入力ハイウニイエ
０のＴＳ２（データＣ）であるが、もし入力ハイウェイ
ＩＯがシステム位相と同じフレーム位相を持ちポインタ
値２の場合入力ハイウニイエ０のＴＳ２は多重化ハイウ
ェイ上ではＴＳ８に配置されることになる。この時の番
号を８０Ｍアドレスとする。入力ハイウェイのフレーム
位相とポインタ値がわかれば８０Ｍアドレスは一意的に
計算することが可能であり、本例において示した以外の
場合においても、多重化ハイウェイのＴＳ番号と８０Ｍ
アドレスは容易に対照づけることができる。

第６図は第１図から第５図までの関係において通話路制
御メモリ（ＳＣＭ）のアドレスおよびデータの関係を示
した対照図であり、通話路接続情報にあたる。第６図に
おいて、３０Ｍアドレストと入力ハイウェイの対応は、
入力ハイウェイのレ フレーム位相がシステム位相と同じポインタ値２のとき
の多重化ハイウェイのＴＳ番号からきまり、ＳＣＭアド
レス＝（ポインタ値２（タイムスロット２にチャネルＯ
が配置されるフォーマット）としたときの入力ハイウェ
イ上のＴＳ番号×２）＋入力ハイウェイ番号 の関係となっている。たとえば、ＳＣＭアドレス＝５は
入力ハイウェイ１１のＣＨＯに相当する。

８０Ｍデータと出力ハイウェイの関係は、対応する出力
ハイウェイのチャンネルに入力ハイウェイのどのチャン
ネルを接続するかによって決まり、これが通話路接続情
報となり、 ＳＣＭデータ＝（ポインタ値２とした場合の出力ハイウ
ェイ上のＴＳ番号×２）干出力ハイウェイ番号 の関係になっている。（この場合は常にポインタ値２と
して計算する。）第６図では、出力ハイウェイ０ｌ−Ｃ
１（Ｏ（３０Ｍアドレス５に対応）に入力ハイウェイエ
トＣＨ３（８０Ｍデータ１１）が接続されるような通話
路設定になっている。

第７図は第１図から第６図までの例におけるＳＰＭデー
タとＳＰＭアドレスの関係を示す対照図である。第５図
に示すように多重化ハイウェイと８０Ｍアドレスの対応
は入力ハイウェイのポインタ値がわかれば一意的に決定
できるため、第６図で示す入力ハイウェイと８０Ｍデー
タとの関係から、ＳＰＭアドレスとＳＰＭデータの関係
が第７図のように対応付けられる。すなわち、多重化ハ
イウェイ・ＴＳＯ（データＣ）は８０Ｍアドレス８・８
０Ｍデータ１０と対応が付けられる。ここで、８０Ｍデ
ータはＳＰＭアドレスとして与えられるため、８２Ｍア
ドレス１０にはデータＣがＳＰＭデータとしてかきこま
れることとなる。通話路の接続情報は、入力ハイウェイ
の位相及びポインタ値とは無関係に決まり、チャンネル
番号に従って指定されるものであるのに対して、多重化
ハイウェイのタイムスロットを書き込む時に与えられる
８０Ｍアドレスは実際の入力ハイウェイの位相とポイン
タ値から計算により決定されるものであって実際のフレ
ーム位相やポインタ値を知らなくても通話路の設定は可
能である。

入力ハイウェイの位相とポインタ値が本実施例と異なる
場合でも８０Ｍアドレスと多重化ハイウェイのタイムス
ロット番号の関係は一意的であり、容易に求める事がで
きる。

第８図は第１図から第７図までに示した例により通話路
メモリからの読み出しデータと、それが多重分離回路３
１により分離された出力ハイウェイ００，０１上でのデ
ータとを示したフレームフォーマットである。通話路メ
モリ４０からの読み出しはシステム位相ｂｓとは独立の
読み出し位相ｂｒに従って順次シーケンシャルアドレス
を発生するカウンタ５２により、通話路メモリ４０から
読み出すべきアドレスが与えられ、これに従って通話路
メモリ４０から読み出されたデータが読み出しアドレス
０〜１１のそれぞれに対し、データＦＳＯ，ＦＳＩ、Ｐ
ＴＯ，ＰＴＩ、Ａ、Ｈ。

Ｇ、Ｆ、Ｄ、Ｂ、Ｃ，Ｅとなる。通話路メモリ４０はシ
ステム位相ｂｓとは独立の位相ｂｒで読み出されるため
位相ｂｓ−ｂｒは異なった位相でよい。上記の通話路メ
モリ４０の読み出しアドレスに対するデータのフォーマ
ットは多重分離回路３１により、１バイト宛出力ハイウ
ェイ００，０１の両者に振り分けられる。多重分離回路
３１では各出力のポインタ値は入力ハイウェイのポイン
タ値がそのまま残るが、本実施例では出力ハイウェイ０
０，０１上ではＴＳ２　（ＵＴＯ）にＣＨＯを収容する
ため、ポインタ挿入回路６０．６１がポインタ値２を設
定してフレームフォーマットを形成する。すなわち、第
８図に示すように、出力ハイウェイ００，０１のそれぞ
れでポインタ値２を共通とし、ＣＨＯ〜ＣＨ３にはそれ
ぞれデータＡ−Ｇ−Ｄ−ＣおよびデータＨ−Ｆ−Ｂ−Ｅ
が出力される。本実施例においては通話路制御メモリ５
３が通話路接続情報に従ったタイムスロットの交換が行
われていることが、チャンネルの情報内容から知られる
。すなわち、入力ハイウェイ１１・ＣＨ３は出力ハイウ
ェイ０１・ＣＩ（Ｏ（デ〒りＨ）・に入れ替わる。

ハイウェイ数、タイムスロット数が本実施例で説明した
ものと異なる場合においても本実施例の説明と同様な構
成がとれることは、容易に推測可能である。

〔発明の効果〕

以上説明したように、本発明の時分割通話路は、ハイウ
ェイ上にポインタを設け、各ハイウェイ毎のフレーム位
相およびポインタ値から通話路制御メモリの読み出しア
ドレスの対応関係を知り、この関係に基づき与えたアド
レスに従い通話路制御メモリから読みだした読み出しデ
ータを通話路メモリの読み出しデータアドレスとして通
話路メモリに書き込み、システム固有の読み出し位相に
従い動作するカウンタの発生するシーケンシャルアドレ
スを通話路メモリの読み出しアドレスとして通話路メモ
リに与えるという構成をとることにより、異なる位相を
持った複数の入力ハイウェイに対してその各々にフレー
ム位相合わせ用のバッファメモリを設けることなく時分
割交換を行うことができ、バッファメモリ設置による遅
延時間の増加、ハードウェア量の増加問題が回避できる
効果がある。

【図面の簡単な説明】

第１図は本発明の時分割通話路の一実施例を示すブジッ
ク図、第２図はｌフレーム周期のタイムスロット構成の
一例を示すフォーマット、第３図は第２図のハイウェイ
上の一例を示すフォーマット、第４図は多重化階梯での
データ・アドレス関係を示すフォーマット、第５図は第
４図までの実施例による通話路メモリのアドレスと通話
路制御メモリのデータとの対照図、第６図は第５図まで
の関係による通話路制御メモリのアドレス・データ対照
図、第７図は第６図までの関係による通話路メモリのデ
ータ・アドレス対照図、第８図は第７図までの関係によ
る多重分離階梯でのデータフォーマットである。 １０．１１・・・・・・同期検出回路、２０．２１・・
・・・・ポインタ検出回路、３０・・・・・・多重化回
路、３１・・・・・・多重分離回路、４０・・・・・・
通話路メモリ、５０・・・・・・選択回路、５１・・・
・・・アドレス変換回路、５２・・・・・・カウンタ、
５３・・・・・・通話路制御メモリ、６０゜６１・・・
・・・ポインタ挿入回路、ＩＯ，ＩＩ・・・・・・入力
ハイウェイ、００，０１・・・・・・出力ハイウェイ。 箒　ＩＴｆＪ

Claims (1)

【特許請求の範囲】
1. 　異なるフレーム位相を持つ複数の時分割ハイウェイを
   入力ハイウェイとし、時分割ハイウェイの多重化回路と
   通話路メモリと通話路制御メモリとにより入出力ハイウ
   ェイのタイムスロット間の時分割交換を行う時分割通話
   路において、フレーム同期をとるための少くとも一つの
   バイトよりなるフレーム同期信号、時分割ハイウェイ上
   でのユーザ情報の最初のチャンネルの収容タイムスロッ
   ト位置を示す少くとも一つのバイトよりなるポインタ、
   並びに複数のユーザ情報を運ぶための複数のタイムスロ
   ット群で構成する各入力ハイウェイのデータフォーマッ
   ト上にフレーム位置（ハイウェイ位相）を検出したのち
   ハイウェイ間のバイト位相の区切りを同期させるフレー
   ム同期検出回路と、このフレーム同期検出回路からのハ
   イウェイ位相をうけて通話路が持つシステム固有のフレ
   ーム位相との差及び入力ハイウェイのポインタの内容を
   読みとったポインタ値とを保持するポインタ検出回路と
   、各出力ハイウェイ上のポインタにポインタ値を書き込
   むポインタ挿入回路と、システム固有のフレーム位相に
   従い順次発生するシーケンシャルアドレスを検出したフ
   レーム位相およびポインタ値の両者により変換して通話
   路制御メモリのアドレスとして出力するアドレス変換回
   路と、前記アドレス変換回路の出力をアドレスとして読
   み出した通話路制御メモリの読み出しデータを通話路メ
   モリの書込み時に選択して通話路メモリにアドレスとし
   て与えこのアドレスに従って各入力ハイウェイを多重化
   したデータを通話路メモリに順次書き込み且つ前記のシ
   ステム固有のフレーム位相とは独立な読み出しフレーム
   位相に従いカウンタで順次発生するシーケンシャルアド
   レスを通話路メモリの読み出し時に選択して通話路メモ
   リにアドレスとして与える選択回路と、通話路メモリか
   らその内容を順次読み出し多重分離して出力ハイウェイ
   へ出力する多重分離回路とを有することを特徴とする時
   分割通話路。