JPH0371791A - 時分割通話路 - Google Patents
時分割通話路Info
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- JPH0371791A JPH0371791A JP1208238A JP20823889A JPH0371791A JP H0371791 A JPH0371791 A JP H0371791A JP 1208238 A JP1208238 A JP 1208238A JP 20823889 A JP20823889 A JP 20823889A JP H0371791 A JPH0371791 A JP H0371791A
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- 238000006243 chemical reaction Methods 0.000 claims description 8
- 238000003780 insertion Methods 0.000 claims description 5
- 230000037431 insertion Effects 0.000 claims description 5
- 230000004308 accommodation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 244000171726 Scotch broom Species 0.000 description 1
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- 238000009434 installation Methods 0.000 description 1
- 238000005191 phase separation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル交換機の時分割通話路に関する。
従来、ディジタル交換機の時分割通話路は、異なる位相
を有する複数のハイウェイを入力として時分割交換動作
を行う場合、各入力ハイウェイ毎にバッファメモリを設
け、各入力ハイウェイの位相に従って書き込み通話路固
有のシステム位相に従って読みだすフレーム同期あわせ
を行うことによって全ハイウェイのフレーム位相を合わ
せ、フレーム位相同期のとれたハイウェイを多重化して
通話路メモリに書き込み、通話路制御メモリの読みだし
内容に従って通話路メモリを読みだす事により、時分割
交換動作を行っていた。
を有する複数のハイウェイを入力として時分割交換動作
を行う場合、各入力ハイウェイ毎にバッファメモリを設
け、各入力ハイウェイの位相に従って書き込み通話路固
有のシステム位相に従って読みだすフレーム同期あわせ
を行うことによって全ハイウェイのフレーム位相を合わ
せ、フレーム位相同期のとれたハイウェイを多重化して
通話路メモリに書き込み、通話路制御メモリの読みだし
内容に従って通話路メモリを読みだす事により、時分割
交換動作を行っていた。
上述のような従来の時分割通話路は、各入力ハイウェイ
対応にバッファメモリが設けられるため、遅延時間の増
加がおこり、また、ハイウェイの速度が増加するにつれ
てバッファメモリの必要量が増加しシステムとしてのハ
ードウェア量の増加になるなどの欠点があった。
対応にバッファメモリが設けられるため、遅延時間の増
加がおこり、また、ハイウェイの速度が増加するにつれ
てバッファメモリの必要量が増加しシステムとしてのハ
ードウェア量の増加になるなどの欠点があった。
本発明の目的は、上記欠点を解消した時分割通話路を提
供することにある。
供することにある。
本発明の時分割通話路は、異なるフレーム位相を持つ複
数の時分割ハイウェイを入力ハイウェイとし、時分割ハ
イウェイの多重化回路と通話路メモリと通話路制御メモ
リとにより入出力ハイウェイのタイムスロット間の時分
割交換を行う時分割通話路において、フレーム同期をと
るための少くとも一つのバイトよりなるフレーム同期信
号2時分割ハイウェイ上でのユーザ情報の最初のチャン
ネルの収容タイムスロット位置を示す少くとも一つのバ
イトよりなるポインタ、並びに複数のユーザ情報を運ぶ
ための複数のタイムスロッ)群テ構成する各入力ハイウ
ェイのデータフォーマット上にフレーム位置(ハイウェ
イ位相)を検出したのちハイウェイ間のバイト位相の区
切りを同期させるフレーム同期検出回路と、このフレー
ム同期検出回路からのハイウェイ位相をうけて通話路が
持つシステム固有のフレーム位相との差及び入力ハイウ
ェイのポインタの内容を読みとったポインタ値とを保持
するポインタ検出回路と、各出力ハイウェイ上のポイン
タにポインタ値を書き込むポインタ挿入回路と、システ
ム固有のフレーム位相に従い順次発生するシーケンシャ
ルアドレスを検出したフレーム位相およびポインタ値の
両者により変換して通話路制御メモリのアドレスとして
出力するアドレス変換回路と、前記アドレス変換回路の
出力をアドレスとして読み出した通話路制御メモリの読
み出しデータを通話路メモリの書込み時に選択して通話
路メモリにアドレスとして与えこのアドレスに従って各
入力ハイウェイを多重化したデータを通話路メモリに順
次書き込み且つ前記のシステム固有のフレーム位相とは
独立な読み出しフレーム位相に従いカウンタで順次発生
するシーケンシャルアドレスを通話路メモリの読み出し
時に選択して通話路メモリにアドレスとして与える選択
回路と、通話路メモリからその内容を順次読み出し多重
分離して出力ハイウェイへ出力する多重分離回路とを有
する。
数の時分割ハイウェイを入力ハイウェイとし、時分割ハ
イウェイの多重化回路と通話路メモリと通話路制御メモ
リとにより入出力ハイウェイのタイムスロット間の時分
割交換を行う時分割通話路において、フレーム同期をと
るための少くとも一つのバイトよりなるフレーム同期信
号2時分割ハイウェイ上でのユーザ情報の最初のチャン
ネルの収容タイムスロット位置を示す少くとも一つのバ
イトよりなるポインタ、並びに複数のユーザ情報を運ぶ
ための複数のタイムスロッ)群テ構成する各入力ハイウ
ェイのデータフォーマット上にフレーム位置(ハイウェ
イ位相)を検出したのちハイウェイ間のバイト位相の区
切りを同期させるフレーム同期検出回路と、このフレー
ム同期検出回路からのハイウェイ位相をうけて通話路が
持つシステム固有のフレーム位相との差及び入力ハイウ
ェイのポインタの内容を読みとったポインタ値とを保持
するポインタ検出回路と、各出力ハイウェイ上のポイン
タにポインタ値を書き込むポインタ挿入回路と、システ
ム固有のフレーム位相に従い順次発生するシーケンシャ
ルアドレスを検出したフレーム位相およびポインタ値の
両者により変換して通話路制御メモリのアドレスとして
出力するアドレス変換回路と、前記アドレス変換回路の
出力をアドレスとして読み出した通話路制御メモリの読
み出しデータを通話路メモリの書込み時に選択して通話
路メモリにアドレスとして与えこのアドレスに従って各
入力ハイウェイを多重化したデータを通話路メモリに順
次書き込み且つ前記のシステム固有のフレーム位相とは
独立な読み出しフレーム位相に従いカウンタで順次発生
するシーケンシャルアドレスを通話路メモリの読み出し
時に選択して通話路メモリにアドレスとして与える選択
回路と、通話路メモリからその内容を順次読み出し多重
分離して出力ハイウェイへ出力する多重分離回路とを有
する。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。入
力ハイウェイIO,IIの伝送データはフレーム同期検
出回路10,11及びポインタ検出回路20,21を経
て多重化回路30で多重化され、通話路制御メモリ53
からの読み出しデータをアドレスとして順次通話路メモ
リ (SPM)40に書き込まれる。フレーム同期検出
回路10.11はそれぞれ検出した各入力ハイウェイI
O,Ilのフレーム位相をポインタ検出回路20.21
に与え、ポインタ検出回路では各入力ハイウェイとシス
テム位相との差及びポインタ値を検出してアドレス変換
回路51に通知する。アドレス変換回路51ではシステ
ム位相に従い順次発生スるシーケンシャルアドレスを入
力ハイウェイのフレーム位相とポインタ値とから変換し
て通話路制御メモリ53にアドレスとして与える。通話
路制御メモ!J (SCM)53は通話パスに相当する
データが書き込まれたメモリであり、前記アドレス変換
回路51から読み出されたデータをアドレスとしてデー
タを読みだし、このデータは通話路メモリ40の読み出
しアドレスとして与えられる。選択回路50は書き込み
アドレスまたは読み出しアドレスのいずれかを選択する
回路であり、その動作は従来の時分割通話路における同
様な機能を有する回路に準する。カウンタ52は前記シ
ステム位相たは異なる読み出し位相に従い動作し、カウ
ンタ52が発生するシーケンシャルアドレスに従い通話
路メモリ40から読み出されたデータは多重分離回路3
1により分離され、ポインタ挿入回路60.61により
ポインタ値を設定されて出力ハイウェイ00,01へと
出力される。
力ハイウェイIO,IIの伝送データはフレーム同期検
出回路10,11及びポインタ検出回路20,21を経
て多重化回路30で多重化され、通話路制御メモリ53
からの読み出しデータをアドレスとして順次通話路メモ
リ (SPM)40に書き込まれる。フレーム同期検出
回路10.11はそれぞれ検出した各入力ハイウェイI
O,Ilのフレーム位相をポインタ検出回路20.21
に与え、ポインタ検出回路では各入力ハイウェイとシス
テム位相との差及びポインタ値を検出してアドレス変換
回路51に通知する。アドレス変換回路51ではシステ
ム位相に従い順次発生スるシーケンシャルアドレスを入
力ハイウェイのフレーム位相とポインタ値とから変換し
て通話路制御メモリ53にアドレスとして与える。通話
路制御メモ!J (SCM)53は通話パスに相当する
データが書き込まれたメモリであり、前記アドレス変換
回路51から読み出されたデータをアドレスとしてデー
タを読みだし、このデータは通話路メモリ40の読み出
しアドレスとして与えられる。選択回路50は書き込み
アドレスまたは読み出しアドレスのいずれかを選択する
回路であり、その動作は従来の時分割通話路における同
様な機能を有する回路に準する。カウンタ52は前記シ
ステム位相たは異なる読み出し位相に従い動作し、カウ
ンタ52が発生するシーケンシャルアドレスに従い通話
路メモリ40から読み出されたデータは多重分離回路3
1により分離され、ポインタ挿入回路60.61により
ポインタ値を設定されて出力ハイウェイ00,01へと
出力される。
第2図は入出力ハイウェイにおけるタイムスロット割付
けの一例を示すハイウェイフォーマットである。本例に
おいてハイウェイはタイムスロッ) (TS) 番号0
〜5の6タイムスロツトにより1フレ一ム周期が構成さ
れ、Tsoはフレーム同期信号(FS)、Tslはポイ
7り(FT)、TS2〜5はユーザ情報(UTo〜UT
3)がそれぞれ収容されるタイムスロットであり、ユー
ザ情報用チャンネルにはチャンネルO(CHO)からチ
ャンネル3 (CH3)までの4個が収容される。ポイ
ンタ(FT)はCHOが何番のタイムスロットに収容さ
れているかを示す。
けの一例を示すハイウェイフォーマットである。本例に
おいてハイウェイはタイムスロッ) (TS) 番号0
〜5の6タイムスロツトにより1フレ一ム周期が構成さ
れ、Tsoはフレーム同期信号(FS)、Tslはポイ
7り(FT)、TS2〜5はユーザ情報(UTo〜UT
3)がそれぞれ収容されるタイムスロットであり、ユー
ザ情報用チャンネルにはチャンネルO(CHO)からチ
ャンネル3 (CH3)までの4個が収容される。ポイ
ンタ(FT)はCHOが何番のタイムスロットに収容さ
れているかを示す。
第3図は入出力ハイウェイの一例を示すフォーマットで
あり、本図の例ではポインタ(PT)は数値4であり、
TS4(すなわちUT2)にcHOが収容され、CHI
、CH2,CH3はUT3、UTO,UTIに繰り返し
収容される事を示している。
あり、本図の例ではポインタ(PT)は数値4であり、
TS4(すなわちUT2)にcHOが収容され、CHI
、CH2,CH3はUT3、UTO,UTIに繰り返し
収容される事を示している。
第4図は入力ハイウェイと多重化の関係の一例を示した
入力ハイウェイそれぞれのフレーム同期検出回路10.
11の多重化回路30への出力におけるフレームフォー
マットである。それぞれまったく独立の位相でフレーム
同期検出回路10.11に入力したハイウェイはバイト
位相同期がとられバイトの区切りはそろったもめになっ
ている。各入力ハイウェイの位相bo、blはフレーム
同期検出回路io、iiにより検出され、システム位相
bsは多重化回路30で設定される。
入力ハイウェイそれぞれのフレーム同期検出回路10.
11の多重化回路30への出力におけるフレームフォー
マットである。それぞれまったく独立の位相でフレーム
同期検出回路10.11に入力したハイウェイはバイト
位相同期がとられバイトの区切りはそろったもめになっ
ている。各入力ハイウェイの位相bo、blはフレーム
同期検出回路io、iiにより検出され、システム位相
bsは多重化回路30で設定される。
第4図では、入力ハイウェイIO,IIそれぞれはポイ
ンタ値3,4であり、入力ハイウェイIOのCHO−C
H3がデータA〜データD、また、入力ハイウニイエ1
のCHO〜CH3がデータE〜データHな運ぶ。ポイン
タ検出回路20゜21はシステム位相bsに対する位相
差1バイトおよびポインタ値3を入力ハイウェイIOか
ら、また位相差2バイトおよびポインタ値4を入力ハイ
ウェイ1から、それぞれ検出して多重化回路30へ出力
する。多重化回路30は通話路モメリ40へ出力する内
部フォーマットを、通話路メモリの書込アドレスl−1
1に対して、データC・E、FSO,データF、PTO
,F’SL、データD、PTI、データA−G−B−H
とし順次繰返して形成する。ここで数字0.1は入力ハ
イウェイIO,IIを意味し、上述の対照内容は通話路
メモリアドレス(SPMアドレス)と通話路メモリ40
の記憶データとを示し、通話路メモリ4゜はシステム位
相bsにより動作するカウンタ52が出力するSPMア
ドレスに従って書込みを実行する。
ンタ値3,4であり、入力ハイウェイIOのCHO−C
H3がデータA〜データD、また、入力ハイウニイエ1
のCHO〜CH3がデータE〜データHな運ぶ。ポイン
タ検出回路20゜21はシステム位相bsに対する位相
差1バイトおよびポインタ値3を入力ハイウェイIOか
ら、また位相差2バイトおよびポインタ値4を入力ハイ
ウェイ1から、それぞれ検出して多重化回路30へ出力
する。多重化回路30は通話路モメリ40へ出力する内
部フォーマットを、通話路メモリの書込アドレスl−1
1に対して、データC・E、FSO,データF、PTO
,F’SL、データD、PTI、データA−G−B−H
とし順次繰返して形成する。ここで数字0.1は入力ハ
イウェイIO,IIを意味し、上述の対照内容は通話路
メモリアドレス(SPMアドレス)と通話路メモリ40
の記憶データとを示し、通話路メモリ4゜はシステム位
相bsにより動作するカウンタ52が出力するSPMア
ドレスに従って書込みを実行する。
第5図は第1図から第4図までの例において、内部の多
重化ハイウェイの各タイムスロットの内容が書込まれる
べき通話路メモリのSPMアドレスと通話路制御メモリ
の80Mデータの読み出しアドレス(80Mアドレス)
との関係を示す対照図である。第5図に示すように、8
0Mアドレスは入力ハイウェイのフレーム位相がシステ
ム位相と同じポインタ値2の場合に多重化ハイウェイ上
でのタイムスロッ) (TS)番号に対応するもので、
たとえば多重化ハイウェイのTSOは入力ハイウニイエ
0のTS2(データC)であるが、もし入力ハイウェイ
IOがシステム位相と同じフレーム位相を持ちポインタ
値2の場合入力ハイウニイエ0のTS2は多重化ハイウ
ェイ上ではTS8に配置されることになる。この時の番
号を80Mアドレスとする。入力ハイウェイのフレーム
位相とポインタ値がわかれば80Mアドレスは一意的に
計算することが可能であり、本例において示した以外の
場合においても、多重化ハイウェイのTS番号と80M
アドレスは容易に対照づけることができる。
重化ハイウェイの各タイムスロットの内容が書込まれる
べき通話路メモリのSPMアドレスと通話路制御メモリ
の80Mデータの読み出しアドレス(80Mアドレス)
との関係を示す対照図である。第5図に示すように、8
0Mアドレスは入力ハイウェイのフレーム位相がシステ
ム位相と同じポインタ値2の場合に多重化ハイウェイ上
でのタイムスロッ) (TS)番号に対応するもので、
たとえば多重化ハイウェイのTSOは入力ハイウニイエ
0のTS2(データC)であるが、もし入力ハイウェイ
IOがシステム位相と同じフレーム位相を持ちポインタ
値2の場合入力ハイウニイエ0のTS2は多重化ハイウ
ェイ上ではTS8に配置されることになる。この時の番
号を80Mアドレスとする。入力ハイウェイのフレーム
位相とポインタ値がわかれば80Mアドレスは一意的に
計算することが可能であり、本例において示した以外の
場合においても、多重化ハイウェイのTS番号と80M
アドレスは容易に対照づけることができる。
第6図は第1図から第5図までの関係において通話路制
御メモリ(SCM)のアドレスおよびデータの関係を示
した対照図であり、通話路接続情報にあたる。第6図に
おいて、30Mアドレストと入力ハイウェイの対応は、
入力ハイウェイのレ フレーム位相がシステム位相と同じポインタ値2のとき
の多重化ハイウェイのTS番号からきまり、SCMアド
レス=(ポインタ値2(タイムスロット2にチャネルO
が配置されるフォーマット)としたときの入力ハイウェ
イ上のTS番号×2)+入力ハイウェイ番号 の関係となっている。たとえば、SCMアドレス=5は
入力ハイウェイ11のCHOに相当する。
御メモリ(SCM)のアドレスおよびデータの関係を示
した対照図であり、通話路接続情報にあたる。第6図に
おいて、30Mアドレストと入力ハイウェイの対応は、
入力ハイウェイのレ フレーム位相がシステム位相と同じポインタ値2のとき
の多重化ハイウェイのTS番号からきまり、SCMアド
レス=(ポインタ値2(タイムスロット2にチャネルO
が配置されるフォーマット)としたときの入力ハイウェ
イ上のTS番号×2)+入力ハイウェイ番号 の関係となっている。たとえば、SCMアドレス=5は
入力ハイウェイ11のCHOに相当する。
80Mデータと出力ハイウェイの関係は、対応する出力
ハイウェイのチャンネルに入力ハイウェイのどのチャン
ネルを接続するかによって決まり、これが通話路接続情
報となり、 SCMデータ=(ポインタ値2とした場合の出力ハイウ
ェイ上のTS番号×2)干出力ハイウェイ番号 の関係になっている。(この場合は常にポインタ値2と
して計算する。)第6図では、出力ハイウェイ0l−C
1(O(30Mアドレス5に対応)に入力ハイウェイエ
トCH3(80Mデータ11)が接続されるような通話
路設定になっている。
ハイウェイのチャンネルに入力ハイウェイのどのチャン
ネルを接続するかによって決まり、これが通話路接続情
報となり、 SCMデータ=(ポインタ値2とした場合の出力ハイウ
ェイ上のTS番号×2)干出力ハイウェイ番号 の関係になっている。(この場合は常にポインタ値2と
して計算する。)第6図では、出力ハイウェイ0l−C
1(O(30Mアドレス5に対応)に入力ハイウェイエ
トCH3(80Mデータ11)が接続されるような通話
路設定になっている。
第7図は第1図から第6図までの例におけるSPMデー
タとSPMアドレスの関係を示す対照図である。第5図
に示すように多重化ハイウェイと80Mアドレスの対応
は入力ハイウェイのポインタ値がわかれば一意的に決定
できるため、第6図で示す入力ハイウェイと80Mデー
タとの関係から、SPMアドレスとSPMデータの関係
が第7図のように対応付けられる。すなわち、多重化ハ
イウェイ・TSO(データC)は80Mアドレス8・8
0Mデータ10と対応が付けられる。ここで、80Mデ
ータはSPMアドレスとして与えられるため、82Mア
ドレス10にはデータCがSPMデータとしてかきこま
れることとなる。通話路の接続情報は、入力ハイウェイ
の位相及びポインタ値とは無関係に決まり、チャンネル
番号に従って指定されるものであるのに対して、多重化
ハイウェイのタイムスロットを書き込む時に与えられる
80Mアドレスは実際の入力ハイウェイの位相とポイン
タ値から計算により決定されるものであって実際のフレ
ーム位相やポインタ値を知らなくても通話路の設定は可
能である。
タとSPMアドレスの関係を示す対照図である。第5図
に示すように多重化ハイウェイと80Mアドレスの対応
は入力ハイウェイのポインタ値がわかれば一意的に決定
できるため、第6図で示す入力ハイウェイと80Mデー
タとの関係から、SPMアドレスとSPMデータの関係
が第7図のように対応付けられる。すなわち、多重化ハ
イウェイ・TSO(データC)は80Mアドレス8・8
0Mデータ10と対応が付けられる。ここで、80Mデ
ータはSPMアドレスとして与えられるため、82Mア
ドレス10にはデータCがSPMデータとしてかきこま
れることとなる。通話路の接続情報は、入力ハイウェイ
の位相及びポインタ値とは無関係に決まり、チャンネル
番号に従って指定されるものであるのに対して、多重化
ハイウェイのタイムスロットを書き込む時に与えられる
80Mアドレスは実際の入力ハイウェイの位相とポイン
タ値から計算により決定されるものであって実際のフレ
ーム位相やポインタ値を知らなくても通話路の設定は可
能である。
入力ハイウェイの位相とポインタ値が本実施例と異なる
場合でも80Mアドレスと多重化ハイウェイのタイムス
ロット番号の関係は一意的であり、容易に求める事がで
きる。
場合でも80Mアドレスと多重化ハイウェイのタイムス
ロット番号の関係は一意的であり、容易に求める事がで
きる。
第8図は第1図から第7図までに示した例により通話路
メモリからの読み出しデータと、それが多重分離回路3
1により分離された出力ハイウェイ00,01上でのデ
ータとを示したフレームフォーマットである。通話路メ
モリ40からの読み出しはシステム位相bsとは独立の
読み出し位相brに従って順次シーケンシャルアドレス
を発生するカウンタ52により、通話路メモリ40から
読み出すべきアドレスが与えられ、これに従って通話路
メモリ40から読み出されたデータが読み出しアドレス
0〜11のそれぞれに対し、データFSO,FSI、P
TO,PTI、A、H。
メモリからの読み出しデータと、それが多重分離回路3
1により分離された出力ハイウェイ00,01上でのデ
ータとを示したフレームフォーマットである。通話路メ
モリ40からの読み出しはシステム位相bsとは独立の
読み出し位相brに従って順次シーケンシャルアドレス
を発生するカウンタ52により、通話路メモリ40から
読み出すべきアドレスが与えられ、これに従って通話路
メモリ40から読み出されたデータが読み出しアドレス
0〜11のそれぞれに対し、データFSO,FSI、P
TO,PTI、A、H。
G、F、D、B、C,Eとなる。通話路メモリ40はシ
ステム位相bsとは独立の位相brで読み出されるため
位相bs−brは異なった位相でよい。上記の通話路メ
モリ40の読み出しアドレスに対するデータのフォーマ
ットは多重分離回路31により、1バイト宛出力ハイウ
ェイ00,01の両者に振り分けられる。多重分離回路
31では各出力のポインタ値は入力ハイウェイのポイン
タ値がそのまま残るが、本実施例では出力ハイウェイ0
0,01上ではTS2 (UTO)にCHOを収容する
ため、ポインタ挿入回路60.61がポインタ値2を設
定してフレームフォーマットを形成する。すなわち、第
8図に示すように、出力ハイウェイ00,01のそれぞ
れでポインタ値2を共通とし、CHO〜CH3にはそれ
ぞれデータA−G−D−CおよびデータH−F−B−E
が出力される。本実施例においては通話路制御メモリ5
3が通話路接続情報に従ったタイムスロットの交換が行
われていることが、チャンネルの情報内容から知られる
。すなわち、入力ハイウェイ11・CH3は出力ハイウ
ェイ01・CI(O(デ〒りH)・に入れ替わる。
ステム位相bsとは独立の位相brで読み出されるため
位相bs−brは異なった位相でよい。上記の通話路メ
モリ40の読み出しアドレスに対するデータのフォーマ
ットは多重分離回路31により、1バイト宛出力ハイウ
ェイ00,01の両者に振り分けられる。多重分離回路
31では各出力のポインタ値は入力ハイウェイのポイン
タ値がそのまま残るが、本実施例では出力ハイウェイ0
0,01上ではTS2 (UTO)にCHOを収容する
ため、ポインタ挿入回路60.61がポインタ値2を設
定してフレームフォーマットを形成する。すなわち、第
8図に示すように、出力ハイウェイ00,01のそれぞ
れでポインタ値2を共通とし、CHO〜CH3にはそれ
ぞれデータA−G−D−CおよびデータH−F−B−E
が出力される。本実施例においては通話路制御メモリ5
3が通話路接続情報に従ったタイムスロットの交換が行
われていることが、チャンネルの情報内容から知られる
。すなわち、入力ハイウェイ11・CH3は出力ハイウ
ェイ01・CI(O(デ〒りH)・に入れ替わる。
ハイウェイ数、タイムスロット数が本実施例で説明した
ものと異なる場合においても本実施例の説明と同様な構
成がとれることは、容易に推測可能である。
ものと異なる場合においても本実施例の説明と同様な構
成がとれることは、容易に推測可能である。
以上説明したように、本発明の時分割通話路は、ハイウ
ェイ上にポインタを設け、各ハイウェイ毎のフレーム位
相およびポインタ値から通話路制御メモリの読み出しア
ドレスの対応関係を知り、この関係に基づき与えたアド
レスに従い通話路制御メモリから読みだした読み出しデ
ータを通話路メモリの読み出しデータアドレスとして通
話路メモリに書き込み、システム固有の読み出し位相に
従い動作するカウンタの発生するシーケンシャルアドレ
スを通話路メモリの読み出しアドレスとして通話路メモ
リに与えるという構成をとることにより、異なる位相を
持った複数の入力ハイウェイに対してその各々にフレー
ム位相合わせ用のバッファメモリを設けることなく時分
割交換を行うことができ、バッファメモリ設置による遅
延時間の増加、ハードウェア量の増加問題が回避できる
効果がある。
ェイ上にポインタを設け、各ハイウェイ毎のフレーム位
相およびポインタ値から通話路制御メモリの読み出しア
ドレスの対応関係を知り、この関係に基づき与えたアド
レスに従い通話路制御メモリから読みだした読み出しデ
ータを通話路メモリの読み出しデータアドレスとして通
話路メモリに書き込み、システム固有の読み出し位相に
従い動作するカウンタの発生するシーケンシャルアドレ
スを通話路メモリの読み出しアドレスとして通話路メモ
リに与えるという構成をとることにより、異なる位相を
持った複数の入力ハイウェイに対してその各々にフレー
ム位相合わせ用のバッファメモリを設けることなく時分
割交換を行うことができ、バッファメモリ設置による遅
延時間の増加、ハードウェア量の増加問題が回避できる
効果がある。
第1図は本発明の時分割通話路の一実施例を示すブジッ
ク図、第2図はlフレーム周期のタイムスロット構成の
一例を示すフォーマット、第3図は第2図のハイウェイ
上の一例を示すフォーマット、第4図は多重化階梯での
データ・アドレス関係を示すフォーマット、第5図は第
4図までの実施例による通話路メモリのアドレスと通話
路制御メモリのデータとの対照図、第6図は第5図まで
の関係による通話路制御メモリのアドレス・データ対照
図、第7図は第6図までの関係による通話路メモリのデ
ータ・アドレス対照図、第8図は第7図までの関係によ
る多重分離階梯でのデータフォーマットである。 10.11・・・・・・同期検出回路、20.21・・
・・・・ポインタ検出回路、30・・・・・・多重化回
路、31・・・・・・多重分離回路、40・・・・・・
通話路メモリ、50・・・・・・選択回路、51・・・
・・・アドレス変換回路、52・・・・・・カウンタ、
53・・・・・・通話路制御メモリ、60゜61・・・
・・・ポインタ挿入回路、IO,II・・・・・・入力
ハイウェイ、00,01・・・・・・出力ハイウェイ。 箒 ITfJ
ク図、第2図はlフレーム周期のタイムスロット構成の
一例を示すフォーマット、第3図は第2図のハイウェイ
上の一例を示すフォーマット、第4図は多重化階梯での
データ・アドレス関係を示すフォーマット、第5図は第
4図までの実施例による通話路メモリのアドレスと通話
路制御メモリのデータとの対照図、第6図は第5図まで
の関係による通話路制御メモリのアドレス・データ対照
図、第7図は第6図までの関係による通話路メモリのデ
ータ・アドレス対照図、第8図は第7図までの関係によ
る多重分離階梯でのデータフォーマットである。 10.11・・・・・・同期検出回路、20.21・・
・・・・ポインタ検出回路、30・・・・・・多重化回
路、31・・・・・・多重分離回路、40・・・・・・
通話路メモリ、50・・・・・・選択回路、51・・・
・・・アドレス変換回路、52・・・・・・カウンタ、
53・・・・・・通話路制御メモリ、60゜61・・・
・・・ポインタ挿入回路、IO,II・・・・・・入力
ハイウェイ、00,01・・・・・・出力ハイウェイ。 箒 ITfJ
Claims (1)
- 異なるフレーム位相を持つ複数の時分割ハイウェイを
入力ハイウェイとし、時分割ハイウェイの多重化回路と
通話路メモリと通話路制御メモリとにより入出力ハイウ
ェイのタイムスロット間の時分割交換を行う時分割通話
路において、フレーム同期をとるための少くとも一つの
バイトよりなるフレーム同期信号、時分割ハイウェイ上
でのユーザ情報の最初のチャンネルの収容タイムスロッ
ト位置を示す少くとも一つのバイトよりなるポインタ、
並びに複数のユーザ情報を運ぶための複数のタイムスロ
ット群で構成する各入力ハイウェイのデータフォーマッ
ト上にフレーム位置(ハイウェイ位相)を検出したのち
ハイウェイ間のバイト位相の区切りを同期させるフレー
ム同期検出回路と、このフレーム同期検出回路からのハ
イウェイ位相をうけて通話路が持つシステム固有のフレ
ーム位相との差及び入力ハイウェイのポインタの内容を
読みとったポインタ値とを保持するポインタ検出回路と
、各出力ハイウェイ上のポインタにポインタ値を書き込
むポインタ挿入回路と、システム固有のフレーム位相に
従い順次発生するシーケンシャルアドレスを検出したフ
レーム位相およびポインタ値の両者により変換して通話
路制御メモリのアドレスとして出力するアドレス変換回
路と、前記アドレス変換回路の出力をアドレスとして読
み出した通話路制御メモリの読み出しデータを通話路メ
モリの書込み時に選択して通話路メモリにアドレスとし
て与えこのアドレスに従って各入力ハイウェイを多重化
したデータを通話路メモリに順次書き込み且つ前記のシ
ステム固有のフレーム位相とは独立な読み出しフレーム
位相に従いカウンタで順次発生するシーケンシャルアド
レスを通話路メモリの読み出し時に選択して通話路メモ
リにアドレスとして与える選択回路と、通話路メモリか
らその内容を順次読み出し多重分離して出力ハイウェイ
へ出力する多重分離回路とを有することを特徴とする時
分割通話路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1208238A JPH0371791A (ja) | 1989-08-11 | 1989-08-11 | 時分割通話路 |
US07/562,598 US5040174A (en) | 1989-08-11 | 1990-08-03 | Time division speech path apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1208238A JPH0371791A (ja) | 1989-08-11 | 1989-08-11 | 時分割通話路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0371791A true JPH0371791A (ja) | 1991-03-27 |
Family
ID=16552945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1208238A Pending JPH0371791A (ja) | 1989-08-11 | 1989-08-11 | 時分割通話路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5040174A (ja) |
JP (1) | JPH0371791A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2803262B2 (ja) * | 1989-12-15 | 1998-09-24 | 日本電気株式会社 | パケット・スイッチ |
FR2657480B1 (fr) * | 1990-01-22 | 1992-04-10 | Alcatel Business Systems | Procede de transmission d'octets mettant en óoeuvre une trame synchrone associant des cellules asynchrones a des canaux isochrones. |
JP3032044B2 (ja) * | 1991-05-31 | 2000-04-10 | 国際電気株式会社 | 無瞬断スイッチ切替方式 |
JP2723699B2 (ja) * | 1991-07-31 | 1998-03-09 | 日本電気株式会社 | Tu−3ポインター付替処理方式 |
NZ247602A (en) * | 1992-05-21 | 1995-11-27 | Alcatel Australia | Synchronous state machine for sonet |
US5559502A (en) * | 1993-01-14 | 1996-09-24 | Schutte; Herman | Two-wire bus system comprising a clock wire and a data wire for interconnecting a number of stations and allowing both long-format and short-format slave addresses |
KR960010891B1 (ko) * | 1993-10-19 | 1996-08-10 | 재단법인 한국전자통신연구소 | 반향제거 기능의 장애발생시 통화유지가 가능한 통화경로 스위칭 제어장치 및 방법 |
JPH0767154A (ja) * | 1993-08-25 | 1995-03-10 | Fujitsu Ltd | タイムスイッチのアドレス変換装置 |
US5541921A (en) * | 1994-12-06 | 1996-07-30 | National Semiconductor Corporation | Isochronous serial time division multiplexer |
US5956330A (en) * | 1997-03-31 | 1999-09-21 | Resound Corporation | Bandwidth management in a heterogenous wireless personal communications system |
JP3455474B2 (ja) * | 1999-08-27 | 2003-10-14 | 株式会社沖コムテック | ディジタル交換装置およびその装置のデータ交換方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6031395B2 (ja) * | 1978-02-28 | 1985-07-22 | 富士通株式会社 | 時分割交換方式 |
DE2934379A1 (de) * | 1979-08-24 | 1981-03-26 | Siemens AG, 1000 Berlin und 8000 München | Zeitlagenvielfach fuer ein zeitmultiplexsystem zur durchkopplung digitaler, insbesondere deltamodulierter, nachrichtensignale |
JPS58147295A (ja) * | 1982-02-26 | 1983-09-02 | Fujitsu Ltd | デイジタル交換装置のハイウエイ接続方式 |
CA1205587A (en) * | 1982-10-04 | 1986-06-03 | Hitachi, Ltd. | Time-division switching unit |
CA1311818C (en) * | 1987-12-29 | 1992-12-22 | Nec Corporation | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
-
1989
- 1989-08-11 JP JP1208238A patent/JPH0371791A/ja active Pending
-
1990
- 1990-08-03 US US07/562,598 patent/US5040174A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5040174A (en) | 1991-08-13 |
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