JP2962472B2 - フレーム位相変換回路、クロスコネクト装置および受信装置 - Google Patents
フレーム位相変換回路、クロスコネクト装置および受信装置Info
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- JP2962472B2 JP2962472B2 JP10100794A JP10079498A JP2962472B2 JP 2962472 B2 JP2962472 B2 JP 2962472B2 JP 10100794 A JP10100794 A JP 10100794A JP 10079498 A JP10079498 A JP 10079498A JP 2962472 B2 JP2962472 B2 JP 2962472B2
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Description
【０００１】
【産業上の利用分野】本発明はフレーム構造を有する複
数の信号を時分割多重して伝送する装置において、上記
フレーム構造を有する複数の信号間のフレーム位相を整
合した上で伝送することを可能にするスタッフ処理方法
及び回路に関する。
数の信号を時分割多重して伝送する装置において、上記
フレーム構造を有する複数の信号間のフレーム位相を整
合した上で伝送することを可能にするスタッフ処理方法
及び回路に関する。
【０００２】
【従来の技術】従来の装置は、研究実用化報告第28巻第
７号のP210〜214に記載されているフレームアライナ
を、前記フレーム構造を有する複数の信号ごとに設け、
前記フレーム構造を有する複数の信号間の位相を揃え
る。
７号のP210〜214に記載されているフレームアライナ
を、前記フレーム構造を有する複数の信号ごとに設け、
前記フレーム構造を有する複数の信号間の位相を揃え
る。
【０００３】
【発明が解決しようとする課題】ＣＣＩＴＴ勧告Ｇ．７
０７、Ｇ．７０８、Ｇ．７０９では、フレーム構造を有
する複数の信号をバイト単位に時分割多重して伝送する
方式を採用している。このフレームにはポインタという
指示子があり、これによりフレーム構造を有する信号の
内部に含む情報の１フレーム内における位置を示す。ま
た、このフレーム構造を有する信号にはスタッフという
機能が備わっている。この機能により、フレームを伝送
する際に伝送路の温度変化等によって生じるワンダをス
タッフバイトにより吸収することができる。前記ＣＣＩ
ＴＴの勧告によるフレームを伝送装置で中継処理する場
合、スタッフを用いてワンダを吸収する。この場合、前
記フレーム構造を有する信号間のフレーム位相を整合
し、時間順序（以下、ＴＳＳＩと称する。ＴＳＳＩと
は、Time Slot Sequence Integrityの略である。）を保
証するためには、フレーム構造を有する複数の信号に対
して一斉にスタッフを実行しなければならない。
０７、Ｇ．７０８、Ｇ．７０９では、フレーム構造を有
する複数の信号をバイト単位に時分割多重して伝送する
方式を採用している。このフレームにはポインタという
指示子があり、これによりフレーム構造を有する信号の
内部に含む情報の１フレーム内における位置を示す。ま
た、このフレーム構造を有する信号にはスタッフという
機能が備わっている。この機能により、フレームを伝送
する際に伝送路の温度変化等によって生じるワンダをス
タッフバイトにより吸収することができる。前記ＣＣＩ
ＴＴの勧告によるフレームを伝送装置で中継処理する場
合、スタッフを用いてワンダを吸収する。この場合、前
記フレーム構造を有する信号間のフレーム位相を整合
し、時間順序（以下、ＴＳＳＩと称する。ＴＳＳＩと
は、Time Slot Sequence Integrityの略である。）を保
証するためには、フレーム構造を有する複数の信号に対
して一斉にスタッフを実行しなければならない。
【０００４】本発明の目的はフレーム位相変換を行う場
合において、同一伝送路を経由する前記フレーム構造を
有する複数の信号間のＴＳＳＩを保証することにある。
合において、同一伝送路を経由する前記フレーム構造を
有する複数の信号間のＴＳＳＩを保証することにある。
【０００５】
【課題を解決するための手段】 上記目的は、時分割多
重されたＮ個のフレーム構造を有する信号のフレーム位
相を変換する場合に、前記Ｎ個の信号ごとに独立にバッ
ファを設け、各バッファへのアクセスアドレスの決定と
スタッフ実行の判定を各バッファごとに独立に行い、各
バッファへのアクセスアドレスの決定方法とバッファへ
の書き込みアドレスと読み出しアドレスの差を用いたス
タッフ実行の判定条件を前記各フレーム構造を有する信
号の間で同一かつ時間軸上で一定とし、初期状態におけ
る各バッファへ与える書き込みアドレスと読み出しアド
レスとの差を各信号に対し等しくし、スタッフを実行し
ない読み出しと書き込みのアドレス差を各バッファ間で
単一とすることによって達成される。
重されたＮ個のフレーム構造を有する信号のフレーム位
相を変換する場合に、前記Ｎ個の信号ごとに独立にバッ
ファを設け、各バッファへのアクセスアドレスの決定と
スタッフ実行の判定を各バッファごとに独立に行い、各
バッファへのアクセスアドレスの決定方法とバッファへ
の書き込みアドレスと読み出しアドレスの差を用いたス
タッフ実行の判定条件を前記各フレーム構造を有する信
号の間で同一かつ時間軸上で一定とし、初期状態におけ
る各バッファへ与える書き込みアドレスと読み出しアド
レスとの差を各信号に対し等しくし、スタッフを実行し
ない読み出しと書き込みのアドレス差を各バッファ間で
単一とすることによって達成される。
【０００６】
【作用】Ｎ個の信号ごとに独立に設けたバッファに、時
分割多重されたＮ個のフレーム構造を有する入力信号を
それぞれ入力フレーム位相に従って書き込み、出力フレ
ーム位相に従って読みだす。この際、初期状態における
各バッファへ与える書き込みアドレスと読み出しアドレ
スとの差を各信号に対し等しくし、その後の各バッファ
へのアクセスアドレスの決定方法を各信号に対し等しく
且つ時間軸上で一定とする。従って、各信号のバッファ
を通過する遅延時間が常に等しくなるため、各信号のフ
レーム位相差を保存したままフレーム位相変換が行われ
る。また、バッファへの書き込みアドレスと読み出しア
ドレスの差を用いたスタッフ実行の判定条件を前記各フ
レーム構造を有する信号の間で同一かつ時間軸上で一定
とする。更に、スタッフを実行しない読み出しと書き込
みのアドレス差を唯一とする。従って、スタッフによ
る、フレーム位相のシフトも各信号において同時に行わ
れるため、多重化レベルに起因するスタッフは各信号に
おいて同時に実行され、信号間でフレーム位相のずれが
生じることはない。
分割多重されたＮ個のフレーム構造を有する入力信号を
それぞれ入力フレーム位相に従って書き込み、出力フレ
ーム位相に従って読みだす。この際、初期状態における
各バッファへ与える書き込みアドレスと読み出しアドレ
スとの差を各信号に対し等しくし、その後の各バッファ
へのアクセスアドレスの決定方法を各信号に対し等しく
且つ時間軸上で一定とする。従って、各信号のバッファ
を通過する遅延時間が常に等しくなるため、各信号のフ
レーム位相差を保存したままフレーム位相変換が行われ
る。また、バッファへの書き込みアドレスと読み出しア
ドレスの差を用いたスタッフ実行の判定条件を前記各フ
レーム構造を有する信号の間で同一かつ時間軸上で一定
とする。更に、スタッフを実行しない読み出しと書き込
みのアドレス差を唯一とする。従って、スタッフによ
る、フレーム位相のシフトも各信号において同時に行わ
れるため、多重化レベルに起因するスタッフは各信号に
おいて同時に実行され、信号間でフレーム位相のずれが
生じることはない。
【０００７】
【実施例】本発明の第１の実施例を図１を用いて説明す
る。本実施例におけるフレーム位相変換回路は、ハイウ
ェイ３１上にバイト単位に多重された信号をバイト単位
で分離しハイウェイ３２、３３、３４に出力する分離部
１と、ハイウェイ３２上の信号を記憶するエラスティッ
クストアメモリ（以下ＥＳと称する。）２と、ハイウェ
イ３３上の信号を記憶するＥＳ３と、ハイウェイ３４上
の信号を記憶するＥＳ４と、ＥＳ２とＥＳ３とＥＳ４に
受信クロック（以下、ＷＣＫと称する。）に従って信号
を書き込む際のアドレスを指示するＥＳ書き込み制御部
５と、ＥＳ２とＥＳ３とＥＳ４から装置クロック（以
下、ＲＣＫと称する。）に従って信号を読み出す際のア
ドレスを指示するＥＳ読み出し制御部６と、ＥＳ２とＥ
Ｓ３とＥＳ４に与える書き込みアドレスと読み出しアド
レスを比較するＥＳ位相比較部７と、ハイウェイ３５上
の信号を記憶するバッファメモリ（以下バッファと称す
る。）１１と、ハイウェイ３６上の信号を記憶するバッ
ファ１２と、ハイウェイ３７上の信号を記憶するバッフ
ァ１３と、ハイウェイ３５上の信号のポインタ部分を処
理するポインタ処理部８と、ハイウェイ３６上の信号の
ポインタ部分を処理するポインタ処理部９と、ハイウェ
イ３７上の信号のポインタ部分を処理するポインタ処理
部１０と、バッファ１１に信号を書き込む際のアドレス
を指示する書き込み制御部１４と、バッファ１２に信号
を書き込む際のアドレスを指示する書き込み制御部１５
と、バッファ１３に信号を書き込む際のアドレスを指示
する書き込み制御部１６と、バッファ１１から信号を読
み出す際のアドレスを指示する読み出し制御部１７と、
バッファ１２から信号を読み出す際のアドレスを指示す
る読み出し制御部１８と、バッファ１３から信号を読み
出す際のアドレスを指示する読み出し制御部１９と、バ
ッファ１１から読み出す信号に付加するポインタを発生
するポインタ発生部２０と、バッファ１２から読み出す
信号に付加するポインタを発生するポインタ発生部２１
と、バッファ１３から読み出す信号に付加するポインタ
を発生するポインタ発生部２２と、バッファ１１に与え
る書き込みアドレスと読み出しアドレスとの差によりス
タッフ実行を指示するスタッフ制御部２３と、バッファ
１２に与える書き込みアドレスと読み出しアドレスとの
差によりスタッフ実行を指示するスタッフ制御部２４
と、バッファ１３に与える書き込みアドレスと読み出し
アドレスとの差によりスタッフ実行を指示するスタッフ
制御部２５と、ハイウェイ３８上の信号にポインタを挿
入するポインタ挿入部２６と、ハイウェイ３９上の信号
にポインタを挿入するポインタ挿入部２７と、ハイウェ
イ４０上の信号にポインタを挿入するポインタ挿入部２
８と、前記バッファ１１、１２、１３の書き込み側フレ
ームカウンタ２９と、前記バッファ１１、１２、１３の
読み出し側フレームカウンタ３０とにより構成される。
る。本実施例におけるフレーム位相変換回路は、ハイウ
ェイ３１上にバイト単位に多重された信号をバイト単位
で分離しハイウェイ３２、３３、３４に出力する分離部
１と、ハイウェイ３２上の信号を記憶するエラスティッ
クストアメモリ（以下ＥＳと称する。）２と、ハイウェ
イ３３上の信号を記憶するＥＳ３と、ハイウェイ３４上
の信号を記憶するＥＳ４と、ＥＳ２とＥＳ３とＥＳ４に
受信クロック（以下、ＷＣＫと称する。）に従って信号
を書き込む際のアドレスを指示するＥＳ書き込み制御部
５と、ＥＳ２とＥＳ３とＥＳ４から装置クロック（以
下、ＲＣＫと称する。）に従って信号を読み出す際のア
ドレスを指示するＥＳ読み出し制御部６と、ＥＳ２とＥ
Ｓ３とＥＳ４に与える書き込みアドレスと読み出しアド
レスを比較するＥＳ位相比較部７と、ハイウェイ３５上
の信号を記憶するバッファメモリ（以下バッファと称す
る。）１１と、ハイウェイ３６上の信号を記憶するバッ
ファ１２と、ハイウェイ３７上の信号を記憶するバッフ
ァ１３と、ハイウェイ３５上の信号のポインタ部分を処
理するポインタ処理部８と、ハイウェイ３６上の信号の
ポインタ部分を処理するポインタ処理部９と、ハイウェ
イ３７上の信号のポインタ部分を処理するポインタ処理
部１０と、バッファ１１に信号を書き込む際のアドレス
を指示する書き込み制御部１４と、バッファ１２に信号
を書き込む際のアドレスを指示する書き込み制御部１５
と、バッファ１３に信号を書き込む際のアドレスを指示
する書き込み制御部１６と、バッファ１１から信号を読
み出す際のアドレスを指示する読み出し制御部１７と、
バッファ１２から信号を読み出す際のアドレスを指示す
る読み出し制御部１８と、バッファ１３から信号を読み
出す際のアドレスを指示する読み出し制御部１９と、バ
ッファ１１から読み出す信号に付加するポインタを発生
するポインタ発生部２０と、バッファ１２から読み出す
信号に付加するポインタを発生するポインタ発生部２１
と、バッファ１３から読み出す信号に付加するポインタ
を発生するポインタ発生部２２と、バッファ１１に与え
る書き込みアドレスと読み出しアドレスとの差によりス
タッフ実行を指示するスタッフ制御部２３と、バッファ
１２に与える書き込みアドレスと読み出しアドレスとの
差によりスタッフ実行を指示するスタッフ制御部２４
と、バッファ１３に与える書き込みアドレスと読み出し
アドレスとの差によりスタッフ実行を指示するスタッフ
制御部２５と、ハイウェイ３８上の信号にポインタを挿
入するポインタ挿入部２６と、ハイウェイ３９上の信号
にポインタを挿入するポインタ挿入部２７と、ハイウェ
イ４０上の信号にポインタを挿入するポインタ挿入部２
８と、前記バッファ１１、１２、１３の書き込み側フレ
ームカウンタ２９と、前記バッファ１１、１２、１３の
読み出し側フレームカウンタ３０とにより構成される。
【０００８】上記実施例の動作説明の前に、処理対象と
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＳＴＭ
−１フレームである。用いられるポインタの種類はＡＵ
−３２ポインタである。フレーム内には情報を収容する
３つのＶＣ−３２がバイト多重により収容され、ポイン
タがそれぞれのＶＣ−３２のＳＴＭ−１フレーム内での
先頭位置を示す。なお、以下では便宜上、ＡＵ−３２に
セクションオーバーヘッドを付加したものをＡＵ−３２
と呼ぶ。
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＳＴＭ
−１フレームである。用いられるポインタの種類はＡＵ
−３２ポインタである。フレーム内には情報を収容する
３つのＶＣ−３２がバイト多重により収容され、ポイン
タがそれぞれのＶＣ−３２のＳＴＭ−１フレーム内での
先頭位置を示す。なお、以下では便宜上、ＡＵ−３２に
セクションオーバーヘッドを付加したものをＡＵ−３２
と呼ぶ。
【０００９】図１に戻り、ハイウェイ３１からはＳＴＭ
−１フレーム信号がバイト同期がとられている状態で８
ビット並列に展開されて入力される。分離部１はＳＴＭ
−１フレームを３個のＡＵ−３２に分離し、ハイウェイ
３２、３３、３４上に送出する。ここでハイウェイ３２
上のＡＵ−３２をＡＵ−３２＃１、ハイウェイ３３上の
ＡＵ−３２をＡＵ−３２＃２、ハイウェイ３４上のＡＵ
−３２をＡＵ−３２＃３とする。ＥＳ書き込み制御部５
はＷＣＫに従って動作し、前記ＡＵ−３２＃１〜＃３を
それぞれＥＳ２〜ＥＳ４に書き込む。この時、ＥＳ２〜
ＥＳ４には同じ書き込みアドレスが与えられている。Ｅ
Ｓ読み出し制御部６はＲＣＫに従って動作し、前記ＡＵ
−３２＃１〜＃３をそれぞれＥＳ２〜ＥＳ４から読み出
す。この時、ＥＳ２〜ＥＳ４には同じ読み出しアドレス
が与えられている。ここでＷＣＫとＲＣＫの速度には一
般に差があり、その差が前もって定めた基準を満たさな
くなった場合はその変動をＥＳの２度読みまたは読みと
ばしによって吸収する。即ち、ＥＳ位相比較部７が書き
込みアドレスと読み出しアドレスの比較を行い、両者の
接近を検出し、ＥＳの２度読みまたは読みとばしを指示
する。
−１フレーム信号がバイト同期がとられている状態で８
ビット並列に展開されて入力される。分離部１はＳＴＭ
−１フレームを３個のＡＵ−３２に分離し、ハイウェイ
３２、３３、３４上に送出する。ここでハイウェイ３２
上のＡＵ−３２をＡＵ−３２＃１、ハイウェイ３３上の
ＡＵ−３２をＡＵ−３２＃２、ハイウェイ３４上のＡＵ
−３２をＡＵ−３２＃３とする。ＥＳ書き込み制御部５
はＷＣＫに従って動作し、前記ＡＵ−３２＃１〜＃３を
それぞれＥＳ２〜ＥＳ４に書き込む。この時、ＥＳ２〜
ＥＳ４には同じ書き込みアドレスが与えられている。Ｅ
Ｓ読み出し制御部６はＲＣＫに従って動作し、前記ＡＵ
−３２＃１〜＃３をそれぞれＥＳ２〜ＥＳ４から読み出
す。この時、ＥＳ２〜ＥＳ４には同じ読み出しアドレス
が与えられている。ここでＷＣＫとＲＣＫの速度には一
般に差があり、その差が前もって定めた基準を満たさな
くなった場合はその変動をＥＳの２度読みまたは読みと
ばしによって吸収する。即ち、ＥＳ位相比較部７が書き
込みアドレスと読み出しアドレスの比較を行い、両者の
接近を検出し、ＥＳの２度読みまたは読みとばしを指示
する。
【００１０】ＷＣＫに比べＲＣＫの方が速いために読み
出しアドレスが書き込みアドレスに接近した場合、その
変化をＥＳ位相比較部７が検出し、ＥＳの２度読みを行
うことによって、スタッフバイト（以下、ＥＳＰＳバイ
ト）を前記各ＡＵ−３２に同時に挿入する。以後これを
ＥＳＰＳと呼ぶ。ＥＳＰＳバイトを挿入する位置を図２
に示す。バッファ１１〜１３には、各ＡＵ−３２のＶＣ
−３２部分のみを書き込む。前記ＥＳＰＳバイトはバッ
ファ１１〜１３には書き込まない。このためＥＳＰＳが
発生した場合は、バッファ１１〜１３の書き込みアドレ
スと読み出しアドレスとの間に接近が生じ、その接近を
スタッフ制御部２３〜２５が同時に検出し、ＡＵポジテ
ィブスタッフを実行する。ＡＵポジティブスタッフを実
行する場合はＣＣＩＴＴの勧告Ｇ．７０７、７０８、７
０９に定めるＡＵポジティブスタッフバイトの位置にお
いて読み出し制御部１７、１８、１９はそれぞれバッフ
ァ１１〜１３からの読み出しを停止する。これによりＡ
Ｕポジティブスタッフバイトを挿入する。ただし当該Ａ
Ｕ−３２上にすでにスタッフが実行されている場合に
は、当該フレームの４フレーム後にスタッフを実行す
る。
出しアドレスが書き込みアドレスに接近した場合、その
変化をＥＳ位相比較部７が検出し、ＥＳの２度読みを行
うことによって、スタッフバイト（以下、ＥＳＰＳバイ
ト）を前記各ＡＵ−３２に同時に挿入する。以後これを
ＥＳＰＳと呼ぶ。ＥＳＰＳバイトを挿入する位置を図２
に示す。バッファ１１〜１３には、各ＡＵ−３２のＶＣ
−３２部分のみを書き込む。前記ＥＳＰＳバイトはバッ
ファ１１〜１３には書き込まない。このためＥＳＰＳが
発生した場合は、バッファ１１〜１３の書き込みアドレ
スと読み出しアドレスとの間に接近が生じ、その接近を
スタッフ制御部２３〜２５が同時に検出し、ＡＵポジテ
ィブスタッフを実行する。ＡＵポジティブスタッフを実
行する場合はＣＣＩＴＴの勧告Ｇ．７０７、７０８、７
０９に定めるＡＵポジティブスタッフバイトの位置にお
いて読み出し制御部１７、１８、１９はそれぞれバッフ
ァ１１〜１３からの読み出しを停止する。これによりＡ
Ｕポジティブスタッフバイトを挿入する。ただし当該Ａ
Ｕ−３２上にすでにスタッフが実行されている場合に
は、当該フレームの４フレーム後にスタッフを実行す
る。
【００１１】次にＷＣＫに比べＲＣＫの方が遅いために
書き込みアドレスが読み出しアドレスに接近した場合、
その変化をＥＳ位相比較部７が検出し、セクションオー
バーヘッドの１バイトを読みとばす。以下これをＥＳＮ
Ｓと呼ぶ。読みとばしを行う位置を図３に示す。結果と
してＡＵ−３２の１フレームが通常より１バイト分短く
なる。バッファ１１〜１３には、各ＡＵ−３２のＶＣ−
３２部分のみを書き込む。従って読みとばしが生じた場
合、バッファ１１〜１３の書き込みアドレスと読み出し
アドレスとの間に同時に接近が生じ、その接近をスタッ
フ制御部２３〜２５が同時に検出し、ＡＵネガティブス
タッフを実行する。ＡＵネガティブスタッフを実行する
場合はＣＣＩＴＴの勧告Ｇ．７０７、７０８、７０９に
定めるＡＵネガティブスタッフバイトの位置において読
み出し制御部１７、１８、１９はそれぞれバッファ１１
〜１３からの読み出しを行う。ただし当該ＡＵ−３２上
にすでにスタッフが実行されている場合には、当該フレ
ームの４フレーム後にスタッフを実行する。
書き込みアドレスが読み出しアドレスに接近した場合、
その変化をＥＳ位相比較部７が検出し、セクションオー
バーヘッドの１バイトを読みとばす。以下これをＥＳＮ
Ｓと呼ぶ。読みとばしを行う位置を図３に示す。結果と
してＡＵ−３２の１フレームが通常より１バイト分短く
なる。バッファ１１〜１３には、各ＡＵ−３２のＶＣ−
３２部分のみを書き込む。従って読みとばしが生じた場
合、バッファ１１〜１３の書き込みアドレスと読み出し
アドレスとの間に同時に接近が生じ、その接近をスタッ
フ制御部２３〜２５が同時に検出し、ＡＵネガティブス
タッフを実行する。ＡＵネガティブスタッフを実行する
場合はＣＣＩＴＴの勧告Ｇ．７０７、７０８、７０９に
定めるＡＵネガティブスタッフバイトの位置において読
み出し制御部１７、１８、１９はそれぞれバッファ１１
〜１３からの読み出しを行う。ただし当該ＡＵ−３２上
にすでにスタッフが実行されている場合には、当該フレ
ームの４フレーム後にスタッフを実行する。
【００１２】本実施例ではメモリをＥＳとバッファとに
分けることにより、１方のメモリでクロックの乗せ換え
を行い、かつワンダ吸収のためのＥＳの２度読みまたは
読みとばしを実行するかどうかのアナログ的判断を１つ
の位相比較器で行うことで各ＡＵ−３２＃１〜＃３に同
時にスタッフを発生させ、後段のバッファでスタッフを
実行できるので、各ＡＵ−３２間においてフレーム位相
を揃えた上で伝送が可能となる。また独立なフレーム位
相を持つ入力信号に対しては、独立なフレーム位相変換
が可能となる。
分けることにより、１方のメモリでクロックの乗せ換え
を行い、かつワンダ吸収のためのＥＳの２度読みまたは
読みとばしを実行するかどうかのアナログ的判断を１つ
の位相比較器で行うことで各ＡＵ−３２＃１〜＃３に同
時にスタッフを発生させ、後段のバッファでスタッフを
実行できるので、各ＡＵ−３２間においてフレーム位相
を揃えた上で伝送が可能となる。また独立なフレーム位
相を持つ入力信号に対しては、独立なフレーム位相変換
が可能となる。
【００１３】本発明の第２の実施例を図４を用いて説明
する。本実施例におけるフレーム位相変換回路は、ハイ
ウェイ１１２上にバイト単位に多重された信号を記憶す
るバッファメモリ（以下ＥＳと称する。）１０１と、Ｅ
Ｓ１０１に受信クロック（以下、ＷＣＫと称する。）に
従って信号を書き込む際のアドレスを指示するＥＳ書き
込み制御部１０２と、ＥＳ１０１から装置クロック（以
下、ＲＣＫと称する。）に従って信号を読み出す際のア
ドレスを指示するＥＳ読み出し制御部１０３と、ＥＳ１
０１に与える書き込みアドレスと読み出しアドレスを比
較するＥＳ位相比較部１０４と、バッファメモリ（以下
バッファと称する。）１０５と、バッファ１０５に信号
を多重処理により書き込む際のアドレスを指示する書き
込み制御部１０７と、バッファ１０５から信号を多重処
理により読み出す際のアドレスを指示する読み出し制御
部１０８と、バッファ１０５に与える書き込みアドレス
と読み出しアドレスとの差により前記読み出し制御部１
０８を制御するスタッフ制御部１０９と、ハイウェイ１
１３上の信号のうちのポインタ部分を処理するポインタ
処理部１０６と、バッファ１０５から読み出す信号に付
加するポインタを発生するポインタ発生部１１０と、ハ
イウェイ１１４上の信号にポインタを挿入するポインタ
挿入部１１１とにより構成される。
する。本実施例におけるフレーム位相変換回路は、ハイ
ウェイ１１２上にバイト単位に多重された信号を記憶す
るバッファメモリ（以下ＥＳと称する。）１０１と、Ｅ
Ｓ１０１に受信クロック（以下、ＷＣＫと称する。）に
従って信号を書き込む際のアドレスを指示するＥＳ書き
込み制御部１０２と、ＥＳ１０１から装置クロック（以
下、ＲＣＫと称する。）に従って信号を読み出す際のア
ドレスを指示するＥＳ読み出し制御部１０３と、ＥＳ１
０１に与える書き込みアドレスと読み出しアドレスを比
較するＥＳ位相比較部１０４と、バッファメモリ（以下
バッファと称する。）１０５と、バッファ１０５に信号
を多重処理により書き込む際のアドレスを指示する書き
込み制御部１０７と、バッファ１０５から信号を多重処
理により読み出す際のアドレスを指示する読み出し制御
部１０８と、バッファ１０５に与える書き込みアドレス
と読み出しアドレスとの差により前記読み出し制御部１
０８を制御するスタッフ制御部１０９と、ハイウェイ１
１３上の信号のうちのポインタ部分を処理するポインタ
処理部１０６と、バッファ１０５から読み出す信号に付
加するポインタを発生するポインタ発生部１１０と、ハ
イウェイ１１４上の信号にポインタを挿入するポインタ
挿入部１１１とにより構成される。
【００１４】処理対象とする信号は国際電信電話諮問委
員会（ＣＣＩＴＴ）の勧告Ｇ．７０７、７０８、７０９
に定められているＳＴＭ−１フレームであり、ポインタ
の種類はＡＵ−３２ポインタである。フレーム内には情
報を収容する３つのＶＣ−３２がバイト多重により収容
され、ポインタがそれぞれのＶＣ−３２のＳＴＭ−１フ
レーム内での先頭位置を示す。なお以下では便宜上、Ａ
Ｕ−３２にセクションオーバーヘッドを付加したものを
ＡＵ−３２と呼ぶことにする。
員会（ＣＣＩＴＴ）の勧告Ｇ．７０７、７０８、７０９
に定められているＳＴＭ−１フレームであり、ポインタ
の種類はＡＵ−３２ポインタである。フレーム内には情
報を収容する３つのＶＣ−３２がバイト多重により収容
され、ポインタがそれぞれのＶＣ−３２のＳＴＭ−１フ
レーム内での先頭位置を示す。なお以下では便宜上、Ａ
Ｕ−３２にセクションオーバーヘッドを付加したものを
ＡＵ−３２と呼ぶことにする。
【００１５】図４に戻り、ハイウェイ１１２からは上述
したＳＴＭ−１フレーム信号がバイト同期がとられてい
る状態で８ビット並列に展開されて入力される。ここで
ＳＴＭ−１フレーム内の各ＡＵ−３２に番号付けを行
い、伝送される順番にそれぞれＡＵ−３２＃１、ＡＵ−
３２＃２、ＡＵ−３２＃３とする。ＥＳ書き込み制御部
１０２はＷＣＫに従って動作し、ＳＴＭ−１をＥＳ１０
１に書き込む。ＥＳ読み出し制御部１０３はＲＣＫに従
って前記ＡＵ−３２＃１〜＃３をＥＳ１０１から読み出
す。ここでＷＣＫとＲＣＫの速度には一般に差があり、
その差が前もって定めた基準を満たさなくなった場合は
その変動を吸収する。即ち、ＥＳ位相比較部１０４が書
き込みアドレスと読み出しアドレスの比較を行い、両者
の接近を検出し、ＥＳの２度読みまたは読みとばしによ
り両者を引き離す。この判断は１フレームに１回だけ読
み出しフレームの特定位置において行う。
したＳＴＭ−１フレーム信号がバイト同期がとられてい
る状態で８ビット並列に展開されて入力される。ここで
ＳＴＭ−１フレーム内の各ＡＵ−３２に番号付けを行
い、伝送される順番にそれぞれＡＵ−３２＃１、ＡＵ−
３２＃２、ＡＵ−３２＃３とする。ＥＳ書き込み制御部
１０２はＷＣＫに従って動作し、ＳＴＭ−１をＥＳ１０
１に書き込む。ＥＳ読み出し制御部１０３はＲＣＫに従
って前記ＡＵ−３２＃１〜＃３をＥＳ１０１から読み出
す。ここでＷＣＫとＲＣＫの速度には一般に差があり、
その差が前もって定めた基準を満たさなくなった場合は
その変動を吸収する。即ち、ＥＳ位相比較部１０４が書
き込みアドレスと読み出しアドレスの比較を行い、両者
の接近を検出し、ＥＳの２度読みまたは読みとばしによ
り両者を引き離す。この判断は１フレームに１回だけ読
み出しフレームの特定位置において行う。
【００１６】ＷＣＫに比べＲＣＫの方が速いために書き
込みアドレスが読み出しアドレスに接近した場合、その
変化をＥＳ位相比較部１０４が検出し、ＥＳの２度読み
を行うことによってスタッフバイト（以下、ＥＳＰＳバ
イト）を前記ＡＵ−３２＃１に挿入する。これを以下Ｅ
ＳＰＳと呼ぶ。ＥＳＰＳバイトを挿入する位置を図２に
示す。バッファ１０５には、各ＡＵ−３２のＶＣ−３２
部分のみを書き込む。前記ＥＳＰＳバイトはバッファ１
０５には書き込まない。このためＥＳＰＳバイトが発生
した場合は、バッファ１０５の書き込み多重処理位相が
変化し、ＥＳＰＳが数回蓄積した場合にＡＵポジティブ
スタッフを実行する。その動作を以下に詳細に説明す
る。バッファ１０５はＳＴＭ−１フレーム内に多重化さ
れているＡＵ−３２単位にバンク分けされている。アド
レスとしてはＡＵ−３２＃１に１０番台を、ＡＵ−３２
＃２には２０番台を、ＡＵ−３２＃３には３０番台を割
当てる。スタッフを行うかどうかの判断は書き込みアド
レスと読み出しアドレスの差により判断する。バッファ
１０５へ与えられる読み出しアドレスに対する書き込み
アドレスの位相が当初図５の（Ａ）の関係にあったもの
が、ＷＣＫとＲＣＫの速度の差によるＥＳの２度読みに
よって、図５の（Ｂ）のように変化する。アドレスの比
較は各ＡＵごとにＲＢＬＫ１とＷＢＬＫ１との間で行わ
れる。各ＡＵ−３２の読み出しアドレスと書き込みアド
レスの差は（Ａ）の場合も（Ｂ）の場合も５であり、変
化していない。さらにＷＣＫとＲＣＫの速度差が進み、
バッファ１０５へ与えられる読み出しアドレスに対する
書き込みアドレスの位相が図５の（Ｂ）の関係にあった
ものが図５の（Ｃ）のように変化したとする。この場合
もＲＢＬＫ１とＷＢＬＫ１を比較するので各ＡＵ−３２
の読み出しアドレスと書き込みアドレスの差は変化しな
い。さらにＷＣＫとＲＣＫの速度差が進み、バッファ１
０５へ与えられる読み出しアドレスに対する書き込みア
ドレスの位相が図５の（Ｃ）の関係にあったものが図５
の（Ｄ）のように変化したとする。この場合、スタッフ
制御部１１９はＲＢＬＫ２とＷＢＬＫ１との間でアドレ
スを比較する。この時、初めて各ＡＵ−３２の読み出し
アドレスと書き込みアドレスの差に変化が一斉に起こ
る。つまり今まで５であったものがここで４になる。そ
の変化をスタッフ制御部１０９が検出し、ＡＵ−３２＃
１〜＃３を読み出す際にＡＵポジティブスタッフを実行
する。即ち、ＣＣＩＴＴの勧告Ｇ．７０７、７０８、７
０９に定めるＡＵポジティブスタッフバイトの位置にお
いて読み出し制御部１０８はバッファ１０５からの読み
出しを停止する。これによりＡＵポジティブスタッフバ
イトを挿入する。ただし当該ＡＵ−３２上にすでにスタ
ッフが実行されている場合には、当該フレームの４フレ
ーム後にスタッフを実行する。
込みアドレスが読み出しアドレスに接近した場合、その
変化をＥＳ位相比較部１０４が検出し、ＥＳの２度読み
を行うことによってスタッフバイト（以下、ＥＳＰＳバ
イト）を前記ＡＵ−３２＃１に挿入する。これを以下Ｅ
ＳＰＳと呼ぶ。ＥＳＰＳバイトを挿入する位置を図２に
示す。バッファ１０５には、各ＡＵ−３２のＶＣ−３２
部分のみを書き込む。前記ＥＳＰＳバイトはバッファ１
０５には書き込まない。このためＥＳＰＳバイトが発生
した場合は、バッファ１０５の書き込み多重処理位相が
変化し、ＥＳＰＳが数回蓄積した場合にＡＵポジティブ
スタッフを実行する。その動作を以下に詳細に説明す
る。バッファ１０５はＳＴＭ−１フレーム内に多重化さ
れているＡＵ−３２単位にバンク分けされている。アド
レスとしてはＡＵ−３２＃１に１０番台を、ＡＵ−３２
＃２には２０番台を、ＡＵ−３２＃３には３０番台を割
当てる。スタッフを行うかどうかの判断は書き込みアド
レスと読み出しアドレスの差により判断する。バッファ
１０５へ与えられる読み出しアドレスに対する書き込み
アドレスの位相が当初図５の（Ａ）の関係にあったもの
が、ＷＣＫとＲＣＫの速度の差によるＥＳの２度読みに
よって、図５の（Ｂ）のように変化する。アドレスの比
較は各ＡＵごとにＲＢＬＫ１とＷＢＬＫ１との間で行わ
れる。各ＡＵ−３２の読み出しアドレスと書き込みアド
レスの差は（Ａ）の場合も（Ｂ）の場合も５であり、変
化していない。さらにＷＣＫとＲＣＫの速度差が進み、
バッファ１０５へ与えられる読み出しアドレスに対する
書き込みアドレスの位相が図５の（Ｂ）の関係にあった
ものが図５の（Ｃ）のように変化したとする。この場合
もＲＢＬＫ１とＷＢＬＫ１を比較するので各ＡＵ−３２
の読み出しアドレスと書き込みアドレスの差は変化しな
い。さらにＷＣＫとＲＣＫの速度差が進み、バッファ１
０５へ与えられる読み出しアドレスに対する書き込みア
ドレスの位相が図５の（Ｃ）の関係にあったものが図５
の（Ｄ）のように変化したとする。この場合、スタッフ
制御部１１９はＲＢＬＫ２とＷＢＬＫ１との間でアドレ
スを比較する。この時、初めて各ＡＵ−３２の読み出し
アドレスと書き込みアドレスの差に変化が一斉に起こ
る。つまり今まで５であったものがここで４になる。そ
の変化をスタッフ制御部１０９が検出し、ＡＵ−３２＃
１〜＃３を読み出す際にＡＵポジティブスタッフを実行
する。即ち、ＣＣＩＴＴの勧告Ｇ．７０７、７０８、７
０９に定めるＡＵポジティブスタッフバイトの位置にお
いて読み出し制御部１０８はバッファ１０５からの読み
出しを停止する。これによりＡＵポジティブスタッフバ
イトを挿入する。ただし当該ＡＵ−３２上にすでにスタ
ッフが実行されている場合には、当該フレームの４フレ
ーム後にスタッフを実行する。
【００１７】次にＷＣＫに比べＲＣＫの方が遅いために
書き込みアドレスが読み出しアドレスに接近した場合、
その変化をＥＳ位相比較部１０４が検出し、前記ＡＵ−
３２＃１に対し読みとばしを行う。これを以下ＥＳＮＳ
と呼ぶ。ＥＳＮＳを実行する位置を図３に示す。バッフ
ァ１０５には、各ＡＵ−３２のＶＣ−３２部分のみを書
き込む。前記ＥＳＮＳ実行時はフレーム長が通常時より
１バイト分短くなる。このためＥＳＮＳ時は、書き込み
の多重処理位相が変化し、ＥＳＮＳが数回蓄積した場合
にバッファ１０５の書き込みアドレスと読み出しアドレ
スとの間に接近が生じ、その接近をスタッフ制御部１０
９が検出し、ＡＵネガティブスタッフを実行する。その
動作を以下に詳細に説明する。バッファ１０５はＳＴＭ
−１フレーム内に存在するＡＵ−３２単位にバンク分け
されている。アドレスとしてはＡＵ−３２＃１に１０番
台を、ＡＵ−３２＃２には２０番台を、ＡＵ−３２＃３
には３０番台を割り当てる。スタッフを行うかどうかの
判断は書き込みアドレスと読み出しアドレスの差により
判断する。バッファ１０５へ与えられる読み出しアドレ
スに対する書き込みアドレスの位相が当初図６の（Ａ）
の関係にあったものが、ＷＣＫとＲＣＫの速度の差によ
るＥＳの読みとばしによって、図６の（Ｂ）のように変
化する。アドレスの比較は各ＡＵごとにＲＢＬＫ１とＷ
ＢＬＫ１との間で行う。各ＡＵ−３２の読み出しアドレ
スと書き込みアドレスの差は（Ａ）の場合も（Ｂ）の場
合も５であり、変化していない。さらにＷＣＫとＲＣＫ
の速度差が進み、バッファ１０５へ与えられる読み出し
アドレスに対する書き込みアドレスの位相が図６の
（Ｂ）の関係にあったものが図６の（Ｃ）のように変化
したとする。この場合もＲＢＬＫ１とＷＢＬＫ１との間
でアドレスを比較するので各ＡＵ−３２の読み出しアド
レスと書き込みアドレスの差は変化しない。さらにＷＣ
ＫとＲＣＫの速度差が進み、バッファ１０５へ与えられ
る読み出しアドレスに対する書き込みアドレスの位相が
図６の（Ｃ）の関係にあったものが図６の（Ｄ）のよう
に変化したとする。この場合はＲＢＬＫ０とＷＢＬＫ１
を比較する。ここで各ＡＵ−３２の読み出しアドレスと
書き込みアドレスの差に変化が一斉に起こる。つまり今
まで５であったものがここで６になる。その変化をスタ
ッフ制御部１０９が検出し、ＡＵ−３２＃１〜＃３を読
み出す際にＡＵネガティブスタッフを実行する。即ち、
ＣＣＩＴＴの勧告Ｇ．７０７、７０８、７０９に定める
ＡＵネガティブスタッフの位置において読み出し制御部
１０８はバッファ１０５からの読み出しを行う。ただし
当該ＡＵ−３２上にすでにジャスティフィケーションが
実行されている場合には、当該フレームの４フレーム後
にスタッフを実行する。
書き込みアドレスが読み出しアドレスに接近した場合、
その変化をＥＳ位相比較部１０４が検出し、前記ＡＵ−
３２＃１に対し読みとばしを行う。これを以下ＥＳＮＳ
と呼ぶ。ＥＳＮＳを実行する位置を図３に示す。バッフ
ァ１０５には、各ＡＵ−３２のＶＣ−３２部分のみを書
き込む。前記ＥＳＮＳ実行時はフレーム長が通常時より
１バイト分短くなる。このためＥＳＮＳ時は、書き込み
の多重処理位相が変化し、ＥＳＮＳが数回蓄積した場合
にバッファ１０５の書き込みアドレスと読み出しアドレ
スとの間に接近が生じ、その接近をスタッフ制御部１０
９が検出し、ＡＵネガティブスタッフを実行する。その
動作を以下に詳細に説明する。バッファ１０５はＳＴＭ
−１フレーム内に存在するＡＵ−３２単位にバンク分け
されている。アドレスとしてはＡＵ−３２＃１に１０番
台を、ＡＵ−３２＃２には２０番台を、ＡＵ−３２＃３
には３０番台を割り当てる。スタッフを行うかどうかの
判断は書き込みアドレスと読み出しアドレスの差により
判断する。バッファ１０５へ与えられる読み出しアドレ
スに対する書き込みアドレスの位相が当初図６の（Ａ）
の関係にあったものが、ＷＣＫとＲＣＫの速度の差によ
るＥＳの読みとばしによって、図６の（Ｂ）のように変
化する。アドレスの比較は各ＡＵごとにＲＢＬＫ１とＷ
ＢＬＫ１との間で行う。各ＡＵ−３２の読み出しアドレ
スと書き込みアドレスの差は（Ａ）の場合も（Ｂ）の場
合も５であり、変化していない。さらにＷＣＫとＲＣＫ
の速度差が進み、バッファ１０５へ与えられる読み出し
アドレスに対する書き込みアドレスの位相が図６の
（Ｂ）の関係にあったものが図６の（Ｃ）のように変化
したとする。この場合もＲＢＬＫ１とＷＢＬＫ１との間
でアドレスを比較するので各ＡＵ−３２の読み出しアド
レスと書き込みアドレスの差は変化しない。さらにＷＣ
ＫとＲＣＫの速度差が進み、バッファ１０５へ与えられ
る読み出しアドレスに対する書き込みアドレスの位相が
図６の（Ｃ）の関係にあったものが図６の（Ｄ）のよう
に変化したとする。この場合はＲＢＬＫ０とＷＢＬＫ１
を比較する。ここで各ＡＵ−３２の読み出しアドレスと
書き込みアドレスの差に変化が一斉に起こる。つまり今
まで５であったものがここで６になる。その変化をスタ
ッフ制御部１０９が検出し、ＡＵ−３２＃１〜＃３を読
み出す際にＡＵネガティブスタッフを実行する。即ち、
ＣＣＩＴＴの勧告Ｇ．７０７、７０８、７０９に定める
ＡＵネガティブスタッフの位置において読み出し制御部
１０８はバッファ１０５からの読み出しを行う。ただし
当該ＡＵ−３２上にすでにジャスティフィケーションが
実行されている場合には、当該フレームの４フレーム後
にスタッフを実行する。
【００１８】本実施例ではメモリを分けることにより、
１方のバッファでクロックの乗せ換えを行い、かつワン
ダ吸収のためのＥＳの２度読みまたは読みとばしを実行
するかどうかの判断を１つの位相比較器で行うことによ
り、後段のメモリにおいて各ＡＵ−３２＃１〜＃３に同
時にスタッフを発生させることができるので、各ＡＵ−
３２間においてフレーム位相を保存したままフレーム位
相変換が行われる。
１方のバッファでクロックの乗せ換えを行い、かつワン
ダ吸収のためのＥＳの２度読みまたは読みとばしを実行
するかどうかの判断を１つの位相比較器で行うことによ
り、後段のメモリにおいて各ＡＵ−３２＃１〜＃３に同
時にスタッフを発生させることができるので、各ＡＵ−
３２間においてフレーム位相を保存したままフレーム位
相変換が行われる。
【００１９】本発明の第３の実施例を図７を用いて説明
する。本実施例におけるフレーム位相変換回路は、ハイ
ウェイ２１０上にバイト単位に同期がとられた状態で８
ビット並列に展開された受信信号のワンダを吸収するワ
ンダ吸収部２０１と、ハイウェイ２１１上の信号を多重
処理により記憶するバッファ２０２と、ハイウェイ２１
１上のポインタを多重処理するポインタ処理部２０３
と、ハイウェイ２１１上の信号をバッファ２０２に書き
込む際の書き込みアドレスを指示する書き込み制御部２
０４と、バッファ２０２から信号を読み出す際のアドレ
スを指示する読み出し制御部２０５と、バッファに与え
る書き込みアドレスと読み出しアドレスを多重処理によ
り比較し前記読み出し制御部２０５を制御する位相比較
部２０６と、バッファ２０２から読み出す信号に付加す
るポインタを発生するポインタ発生部２０７と、ポイン
タ発生部からのポインタ値をハイウェイ２１２上の信号
に挿入するポインタ挿入部２０８により構成される。
する。本実施例におけるフレーム位相変換回路は、ハイ
ウェイ２１０上にバイト単位に同期がとられた状態で８
ビット並列に展開された受信信号のワンダを吸収するワ
ンダ吸収部２０１と、ハイウェイ２１１上の信号を多重
処理により記憶するバッファ２０２と、ハイウェイ２１
１上のポインタを多重処理するポインタ処理部２０３
と、ハイウェイ２１１上の信号をバッファ２０２に書き
込む際の書き込みアドレスを指示する書き込み制御部２
０４と、バッファ２０２から信号を読み出す際のアドレ
スを指示する読み出し制御部２０５と、バッファに与え
る書き込みアドレスと読み出しアドレスを多重処理によ
り比較し前記読み出し制御部２０５を制御する位相比較
部２０６と、バッファ２０２から読み出す信号に付加す
るポインタを発生するポインタ発生部２０７と、ポイン
タ発生部からのポインタ値をハイウェイ２１２上の信号
に挿入するポインタ挿入部２０８により構成される。
【００２０】上記実施例の動作説明の前に、処理対象と
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＡＵ−
３２にセクションオーバーヘッドを付加したフレーム
（以下、ＡＵ−３２フレームと称する。）である。ＶＣ
−３２内に用いられるＴＵのポインタの種類はＴＵ−２
１ポインタである。フレーム内には情報を収容する７つ
のＴＵ−２１がバイト多重により収容されている。以下
それぞれのＴＵ−２１をＴＵ−２１＃１〜ＴＵ−２１＃
７と称する。図７に戻り、ハイウェイ２１０上には上述
したＡＵ−３２フレーム信号がバイト同期がとられてい
る状態で８ビット並列に展開されて入力される。ワンダ
吸収部２０１では実施例１もしくは２に示した方式によ
りワンダをＡＵ−３２ポインタのスタッフに変換し、ハ
イウェイ２１１上に送出する。ポインタ処理部２０３は
ＡＵ−３２ポインタを検出し、ＶＣ−３２の先頭を検出
する。これによりＶＣ−３２内の７つのＴＵ−２１のう
ちのＴＵ−２１＃１の位置がわかる。バッファ２０２は
各ＴＵ−２１毎にバンク分けされている。アドレスとし
てはＴＵ−２１＃１には１０番台を、ＴＵ−２１＃２に
は２０番台を、ＴＵ−２１＃３には３０番台を、ＴＵ−
２１＃４には４０番台を、ＴＵ−２１＃５には５０番台
を、ＴＵ−２１＃６には６０番台を、ＴＵ−２１＃７に
は７０番台を割当てる。そして書き込み制御部２０４は
各ＴＵ−２１毎にバッファ２０２への書き込みアドレス
を指示する。また読み出し制御部２０５はＴＵ−２１＃
１から順番にバッファ２０２から読み出す際のアドレス
を指示する。この時書き込み制御部２０４と読み出し制
御部２０５は同じクロックで動作する。
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＡＵ−
３２にセクションオーバーヘッドを付加したフレーム
（以下、ＡＵ−３２フレームと称する。）である。ＶＣ
−３２内に用いられるＴＵのポインタの種類はＴＵ−２
１ポインタである。フレーム内には情報を収容する７つ
のＴＵ−２１がバイト多重により収容されている。以下
それぞれのＴＵ−２１をＴＵ−２１＃１〜ＴＵ−２１＃
７と称する。図７に戻り、ハイウェイ２１０上には上述
したＡＵ−３２フレーム信号がバイト同期がとられてい
る状態で８ビット並列に展開されて入力される。ワンダ
吸収部２０１では実施例１もしくは２に示した方式によ
りワンダをＡＵ−３２ポインタのスタッフに変換し、ハ
イウェイ２１１上に送出する。ポインタ処理部２０３は
ＡＵ−３２ポインタを検出し、ＶＣ−３２の先頭を検出
する。これによりＶＣ−３２内の７つのＴＵ−２１のう
ちのＴＵ−２１＃１の位置がわかる。バッファ２０２は
各ＴＵ−２１毎にバンク分けされている。アドレスとし
てはＴＵ−２１＃１には１０番台を、ＴＵ−２１＃２に
は２０番台を、ＴＵ−２１＃３には３０番台を、ＴＵ−
２１＃４には４０番台を、ＴＵ−２１＃５には５０番台
を、ＴＵ−２１＃６には６０番台を、ＴＵ−２１＃７に
は７０番台を割当てる。そして書き込み制御部２０４は
各ＴＵ−２１毎にバッファ２０２への書き込みアドレス
を指示する。また読み出し制御部２０５はＴＵ−２１＃
１から順番にバッファ２０２から読み出す際のアドレス
を指示する。この時書き込み制御部２０４と読み出し制
御部２０５は同じクロックで動作する。
【００２１】この回路の機能のうちで最も重要なものは
ＡＵ−３２ポインタのスタッフをＴＵ−２１ポインタの
ＴＵスタッフに変換する機能である。この場合ＶＣ−３
２内の各ＴＵ−２１間のフレーム位相差を保存し、時間
順序（以下ＴＳＳＩと称する。）が保証されて入力され
るＴＵ−２１間の出力側におけるＴＳＳＩを保証するた
めには、各ＴＵ−２１のスタッフを同時に実行する必要
が有る。すなわち本実施例の場合ＴＵ−２１は７つ存在
するので、７つのＴＵ−２１に同時にスタッフを実行す
る必要が有る。以下その動作について説明する。
ＡＵ−３２ポインタのスタッフをＴＵ−２１ポインタの
ＴＵスタッフに変換する機能である。この場合ＶＣ−３
２内の各ＴＵ−２１間のフレーム位相差を保存し、時間
順序（以下ＴＳＳＩと称する。）が保証されて入力され
るＴＵ−２１間の出力側におけるＴＳＳＩを保証するた
めには、各ＴＵ−２１のスタッフを同時に実行する必要
が有る。すなわち本実施例の場合ＴＵ−２１は７つ存在
するので、７つのＴＵ−２１に同時にスタッフを実行す
る必要が有る。以下その動作について説明する。
【００２２】まず各ＴＵの読み出しアドレスに対する書
き込みアドレスの位相関係が図８に示す（Ａ）の関係に
あったとする。読み出しアドレスと書き込みアドレスの
比較は、図８に示すように、周期的に時分割多重される
ＴＵ−２１＃１〜＃７の１周期分をブロック化し、ブロ
ック相互間でおこなう。（Ａ）の場合、各ＴＵの読み出
しアドレスと書き込みアドレスの差は、ＲＢＬＫ１とＷ
ＢＬＫ１の間で比較すると５であり、これが通常の関
係、即ち、スタッフを実行しない状態であるとする。今
この状態でＡＵ−３２にＡＵポジティブスタッフを１回
検出した場合、ＡＵポジティブスタッフバイトはＴＵバ
ッファに書き込まないため、書き込みが１バイト遅れ
る。そして読み出しアドレスと書き込みアドレスの位相
関係は図８の（Ｂ）のようになる。各ＴＵの読み出しア
ドレスと書き込みアドレスの位相の比較はやはりＷＢＬ
Ｋ１とＲＢＬＫ１の間で行われるので両者の位相差は全
ＴＵ−２１においてこの場合も５である。同様に、ＡＵ
−３２ポジティブスタッフが６回生起した場合でも読み
出しアドレスと書き込みアドレスの位相差は変わらな
い。ＡＵ−３２ポジティブスタッフが７回生起した場合
を図８の（Ｃ）に示す。この場合読み出しアドレスと書
き込みアドレスの位相の比較はＷＢＬＫ１とＲＢＬＫ２
の間で行うようになる。そしてその位相差は各ＴＵにお
いて一斉に４になり、これは５より小さいので、各ＴＵ
にポジティブスタッフを実行する指示を位相比較制御部
２０６が出すことができる。すなわち７個のＡＵのポジ
ティブスタッフを７個のＴＵに１回ずつ等しく分配する
ことができる。
き込みアドレスの位相関係が図８に示す（Ａ）の関係に
あったとする。読み出しアドレスと書き込みアドレスの
比較は、図８に示すように、周期的に時分割多重される
ＴＵ−２１＃１〜＃７の１周期分をブロック化し、ブロ
ック相互間でおこなう。（Ａ）の場合、各ＴＵの読み出
しアドレスと書き込みアドレスの差は、ＲＢＬＫ１とＷ
ＢＬＫ１の間で比較すると５であり、これが通常の関
係、即ち、スタッフを実行しない状態であるとする。今
この状態でＡＵ−３２にＡＵポジティブスタッフを１回
検出した場合、ＡＵポジティブスタッフバイトはＴＵバ
ッファに書き込まないため、書き込みが１バイト遅れ
る。そして読み出しアドレスと書き込みアドレスの位相
関係は図８の（Ｂ）のようになる。各ＴＵの読み出しア
ドレスと書き込みアドレスの位相の比較はやはりＷＢＬ
Ｋ１とＲＢＬＫ１の間で行われるので両者の位相差は全
ＴＵ−２１においてこの場合も５である。同様に、ＡＵ
−３２ポジティブスタッフが６回生起した場合でも読み
出しアドレスと書き込みアドレスの位相差は変わらな
い。ＡＵ−３２ポジティブスタッフが７回生起した場合
を図８の（Ｃ）に示す。この場合読み出しアドレスと書
き込みアドレスの位相の比較はＷＢＬＫ１とＲＢＬＫ２
の間で行うようになる。そしてその位相差は各ＴＵにお
いて一斉に４になり、これは５より小さいので、各ＴＵ
にポジティブスタッフを実行する指示を位相比較制御部
２０６が出すことができる。すなわち７個のＡＵのポジ
ティブスタッフを７個のＴＵに１回ずつ等しく分配する
ことができる。
【００２３】上記の場合はＡＵ−３２ポジティブスタッ
フをＴＵのポジティブスタッフに変換する場合の動作に
ついて述べたが、ＡＵ−３２ネガティブスタッフをＴＵ
のネガティブスタッフに変換する場合も同様である。本
実施例では上記操作によりＡＵ−３２のスタッフを各Ｔ
Ｕのスタッフに等しく変換することができるため、ＴＵ
間のＴＳＳＩを保証することが可能である。
フをＴＵのポジティブスタッフに変換する場合の動作に
ついて述べたが、ＡＵ−３２ネガティブスタッフをＴＵ
のネガティブスタッフに変換する場合も同様である。本
実施例では上記操作によりＡＵ−３２のスタッフを各Ｔ
Ｕのスタッフに等しく変換することができるため、ＴＵ
間のＴＳＳＩを保証することが可能である。
【００２４】本発明の第４の実施例を図９を用いて説明
する。本実施例におけるフレーム位相変換回路は、ハイ
ウェイ３０４上にバイト単位に多重された受信信号のＡ
Ｕ−４ポインタインジケーションを検出するポインタ種
類判定部３００と、ハイウェイ３０４上にバイト単位に
多重された受信信号のＡＵ−４ポインタにポインタ値を
挿入するポインタ挿入部３０１と、フレーム位相変換回
路３０２と、ＡＵ−４ポインタ挿入部３０３とからな
る。
する。本実施例におけるフレーム位相変換回路は、ハイ
ウェイ３０４上にバイト単位に多重された受信信号のＡ
Ｕ−４ポインタインジケーションを検出するポインタ種
類判定部３００と、ハイウェイ３０４上にバイト単位に
多重された受信信号のＡＵ−４ポインタにポインタ値を
挿入するポインタ挿入部３０１と、フレーム位相変換回
路３０２と、ＡＵ−４ポインタ挿入部３０３とからな
る。
【００２５】上記実施例の動作説明の前に、処理対象と
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＳＴＭ
−１フレームである。ＳＴＭ−１フレーム内に用いられ
るＡＵの種類はＡＵ−４またはＡＵ−３２である。ＡＵ
−３２の場合にはＳＴＭ−１内には３つのＡＵ−３２が
収容される。各ＡＵ−３２に送信される順番にＡＵ−３
２＃１、ＡＵ−３２＃２、ＡＵ−３２＃３のように呼ぶ
ことにする。
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＳＴＭ
−１フレームである。ＳＴＭ−１フレーム内に用いられ
るＡＵの種類はＡＵ−４またはＡＵ−３２である。ＡＵ
−３２の場合にはＳＴＭ−１内には３つのＡＵ−３２が
収容される。各ＡＵ−３２に送信される順番にＡＵ−３
２＃１、ＡＵ−３２＃２、ＡＵ−３２＃３のように呼ぶ
ことにする。
【００２６】図９に戻って、ＡＵ−４ポインタは、ＡＵ
−３２構造の場合のＡＵ−３２＃１のポインタが有効で
ＡＵ−３２＃２とＡＵ−３２＃３のポインタが連結（以
下、コンカチネーションと記載する）インジケーション
である場合と等しい。したがってＡＵ−４構造のＳＴＭ
−１フレームとＡＵ−３２構造のＳＴＭ−１フレームを
同一の回路で処理する場合、ＡＵ−４の場合はこれをＡ
Ｕ−３２が３多重されているとみなす。そして、ポイン
タ種類判定部３００がＡＵ−４かＡＵ−３２かを識別す
る。ＡＵ−４の場合には、ポインタ種類判定部３００は
ポインタ挿入部３０１に命じてＡＵ−４においてＡＵ−
３２＃１のポインタに相当する部分からポインタ値を読
み取り、そのポインタ値をＡＵ−４においてＡＵ−３２
＃２とＡＵ−３２＃３のポインタに相当する部分に前も
って記入する。そして、実施例１もしくは実施例２に示
したフレーム位相変換回路３０２に送出する。フレーム
位相変換回路３０２は処理終了後、ＡＵ−４ポインタ挿
入部３０３に信号を送出する。ＡＵ−４ポインタ挿入部
３０３は、ポインタ種類判定部３００からの指示によ
り、ポインタをＡＵ−４に変更するかＡＵ−３２のまま
にするかを決定し、必要ならばポインタの種類を変更す
る。
−３２構造の場合のＡＵ−３２＃１のポインタが有効で
ＡＵ−３２＃２とＡＵ−３２＃３のポインタが連結（以
下、コンカチネーションと記載する）インジケーション
である場合と等しい。したがってＡＵ−４構造のＳＴＭ
−１フレームとＡＵ−３２構造のＳＴＭ−１フレームを
同一の回路で処理する場合、ＡＵ−４の場合はこれをＡ
Ｕ−３２が３多重されているとみなす。そして、ポイン
タ種類判定部３００がＡＵ−４かＡＵ−３２かを識別す
る。ＡＵ−４の場合には、ポインタ種類判定部３００は
ポインタ挿入部３０１に命じてＡＵ−４においてＡＵ−
３２＃１のポインタに相当する部分からポインタ値を読
み取り、そのポインタ値をＡＵ−４においてＡＵ−３２
＃２とＡＵ−３２＃３のポインタに相当する部分に前も
って記入する。そして、実施例１もしくは実施例２に示
したフレーム位相変換回路３０２に送出する。フレーム
位相変換回路３０２は処理終了後、ＡＵ−４ポインタ挿
入部３０３に信号を送出する。ＡＵ−４ポインタ挿入部
３０３は、ポインタ種類判定部３００からの指示によ
り、ポインタをＡＵ−４に変更するかＡＵ−３２のまま
にするかを決定し、必要ならばポインタの種類を変更す
る。
【００２７】以上の動作によりＡＵ−４ポインタとＡＵ
−３２ポインタを同一の回路で処理できる。
−３２ポインタを同一の回路で処理できる。
【００２８】本発明の第５の実施例を図１０を用いて説
明する。本実施例におけるフレーム位相変換回路は、ハ
イウェイ４０４上にバイト単位に多重された受信信号の
コンカチネーションインジケーション（以下ＣＩと称す
る。）を検出するＣＩ検出部４００と、ハイウェイ４０
４上にバイト単位に多重された受信信号のＣＩ部分にポ
インタ値を挿入するポインタ挿入部４０１と、フレーム
位相変換回路４０２と、ＣＩ挿入部４０３とからなる。
明する。本実施例におけるフレーム位相変換回路は、ハ
イウェイ４０４上にバイト単位に多重された受信信号の
コンカチネーションインジケーション（以下ＣＩと称す
る。）を検出するＣＩ検出部４００と、ハイウェイ４０
４上にバイト単位に多重された受信信号のＣＩ部分にポ
インタ値を挿入するポインタ挿入部４０１と、フレーム
位相変換回路４０２と、ＣＩ挿入部４０３とからなる。
【００２９】上記実施例の動作説明の前に、処理対象と
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＳＴＭ
−１フレームである。ＳＴＭ−１フレーム内に用いられ
るＴＵの種類はＴＵ−２１である。各ＴＵ−２１を送信
される順番にＴＵ−２１＃１、ＴＵ−２１＃２、ＴＵ−
２１＃３、ＴＵ−２１＃４、ＴＵ−２１＃５、ＴＵ−２
１＃６、ＴＵ−２１＃７のように呼ぶことにする。ＣＣ
ＩＴＴ勧告Ｇ．７０７、７０８、７０９には、複数信号
のフレーム位相関係を保存して伝送するための指示とし
てコンカチネーションが定められている。たとえばＴＵ
−２１＃１とＴＵ−２１＃２がコンカチネーションの関
係にあるとすれば、ＴＵ−２１＃２のポインタ部分には
ＣＩが表示されている。コンカチネーションを処理する
場合、予めＣＩの部分、すなわちＴＵ−２１＃２のポイ
ンタ部分にＴＵ−２１＃１のポインタ値と同じ値を挿入
してからフレーム位相関係を保存するような処理をすれ
ば良い。従って図１０に戻り、ＣＩ検出部４００がＴＵ
−２１＃２にコンカチネーションを検出した場合、ポイ
ンタ挿入部４０１に指示をだし、ＴＵ−２１＃１のポイ
ンタと同じ値をＴＵ−２１＃２のポインタに挿入する。
そして実施例３に示したフレーム位相変換回路４０２に
送出する。ＣＩ挿入部４０３は、ポインタ処理回路４０
２において処理が終了した信号に対し、ＴＵ−２１＃２
のポインタに再びＣＩの表示を行う。
なる信号のフォーマットについて説明する。処理対象と
する信号は国際電信電話諮問委員会（ＣＣＩＴＴ）の勧
告Ｇ．７０７、７０８、７０９に定められているＳＴＭ
−１フレームである。ＳＴＭ−１フレーム内に用いられ
るＴＵの種類はＴＵ−２１である。各ＴＵ−２１を送信
される順番にＴＵ−２１＃１、ＴＵ−２１＃２、ＴＵ−
２１＃３、ＴＵ−２１＃４、ＴＵ−２１＃５、ＴＵ−２
１＃６、ＴＵ−２１＃７のように呼ぶことにする。ＣＣ
ＩＴＴ勧告Ｇ．７０７、７０８、７０９には、複数信号
のフレーム位相関係を保存して伝送するための指示とし
てコンカチネーションが定められている。たとえばＴＵ
−２１＃１とＴＵ−２１＃２がコンカチネーションの関
係にあるとすれば、ＴＵ−２１＃２のポインタ部分には
ＣＩが表示されている。コンカチネーションを処理する
場合、予めＣＩの部分、すなわちＴＵ−２１＃２のポイ
ンタ部分にＴＵ−２１＃１のポインタ値と同じ値を挿入
してからフレーム位相関係を保存するような処理をすれ
ば良い。従って図１０に戻り、ＣＩ検出部４００がＴＵ
−２１＃２にコンカチネーションを検出した場合、ポイ
ンタ挿入部４０１に指示をだし、ＴＵ−２１＃１のポイ
ンタと同じ値をＴＵ−２１＃２のポインタに挿入する。
そして実施例３に示したフレーム位相変換回路４０２に
送出する。ＣＩ挿入部４０３は、ポインタ処理回路４０
２において処理が終了した信号に対し、ＴＵ−２１＃２
のポインタに再びＣＩの表示を行う。
【００３０】以上の動作によりコンカチネーションの関
係にある信号を同一のフレーム位相に変換できる。
係にある信号を同一のフレーム位相に変換できる。
【００３１】本発明の第６の実施例を図１１を用いて説
明する。本実施例は、これまでに説明したスタッフ制御
回路を応用した広帯域信号の伝送システムであり、送信
装置501、クロスコネクト装置502、受信装置503、2×n
本の伝送路551〜55n、561〜56nとから構成される。送信
装置501は、VC-4/AU-32マッピング回路511、AU-32/STM-
1多重化回路512とから構成される。クロスコネクト装置
502は、AU-32位相制御回路521〜52n、AU-32クロスコネ
クトスイッチ531とから構成される。また、受信装置503
は、AU-32位相制御回路541、AU-32デスタッフ回路542、
AU-32/VC-4変換回路543とから構成される。
明する。本実施例は、これまでに説明したスタッフ制御
回路を応用した広帯域信号の伝送システムであり、送信
装置501、クロスコネクト装置502、受信装置503、2×n
本の伝送路551〜55n、561〜56nとから構成される。送信
装置501は、VC-4/AU-32マッピング回路511、AU-32/STM-
1多重化回路512とから構成される。クロスコネクト装置
502は、AU-32位相制御回路521〜52n、AU-32クロスコネ
クトスイッチ531とから構成される。また、受信装置503
は、AU-32位相制御回路541、AU-32デスタッフ回路542、
AU-32/VC-4変換回路543とから構成される。
【００３２】次に、本実施例の動作を述べる。VC-4/AU-
32マッピング回路511では、約150Ｍb/sの情報量を持つV
C-4を受信し、約50Ｍb/sの容量を持つAU-32の３個分に
マッピングする。STM-1多重化回路512では、この３個の
AU-32を１個のSTM-1に多重化し、伝送路551に送出す
る。AU-32位相制御回路521では、伝送路551よりSTM-1を
受信し、各AU-32のフレーム位相をクロスコネクト装置5
02のフレーム位相に一致させる。この際、これまでの実
施例で述べたスタッフ制御方法を用いて、各AU-32に対
し同時にスタッフを施す。AU-32クロスコネクトスイッ
チ531では、各方路より受信した信号をAU-32単位に行き
先方路別にスイッチングし、STM-nの形式で伝送路561〜
56nに送出する。AU-32位相制御回路541では、伝送路561
よりSTM-1を受信し、各AU-32のフレーム位相を受信装置
502のフレーム位相に一致させる。この際、これまでの
実施例で述べたスタッフ制御方法を用いて、各AU-32に
対し同時にスタッフを施す。AU-32デスタッフ回路542で
は、バッファを用いて３個のAU-32のスタッフを取り除
く。スタッフは各AU-32に同時にかけられているので、
スタッフを取り除く処理は３個のAU-32に対し一括して
行う。AU-32/VC-4変換回路543では、３個のAU-32にマッ
ピングされているVC-4を取りだす。
32マッピング回路511では、約150Ｍb/sの情報量を持つV
C-4を受信し、約50Ｍb/sの容量を持つAU-32の３個分に
マッピングする。STM-1多重化回路512では、この３個の
AU-32を１個のSTM-1に多重化し、伝送路551に送出す
る。AU-32位相制御回路521では、伝送路551よりSTM-1を
受信し、各AU-32のフレーム位相をクロスコネクト装置5
02のフレーム位相に一致させる。この際、これまでの実
施例で述べたスタッフ制御方法を用いて、各AU-32に対
し同時にスタッフを施す。AU-32クロスコネクトスイッ
チ531では、各方路より受信した信号をAU-32単位に行き
先方路別にスイッチングし、STM-nの形式で伝送路561〜
56nに送出する。AU-32位相制御回路541では、伝送路561
よりSTM-1を受信し、各AU-32のフレーム位相を受信装置
502のフレーム位相に一致させる。この際、これまでの
実施例で述べたスタッフ制御方法を用いて、各AU-32に
対し同時にスタッフを施す。AU-32デスタッフ回路542で
は、バッファを用いて３個のAU-32のスタッフを取り除
く。スタッフは各AU-32に同時にかけられているので、
スタッフを取り除く処理は３個のAU-32に対し一括して
行う。AU-32/VC-4変換回路543では、３個のAU-32にマッ
ピングされているVC-4を取りだす。
【００３３】 本実施例では、コンカチネーションを使
用せずに複数のアドミニストラティブユニットを用いて
広帯域信号を伝送しているため、クロスコネクト装置な
どのネットワーク内の装置においてコンカチネーション
の処理を省略できる効果がある。
用せずに複数のアドミニストラティブユニットを用いて
広帯域信号を伝送しているため、クロスコネクト装置な
どのネットワーク内の装置においてコンカチネーション
の処理を省略できる効果がある。
【００３４】
【発明の効果】 以上述べたように、本発明では、複数
の信号間で位相変換バッファの制御方法を共通にし、か
つ、位相変換バッファにおけるスタッフを行わない状態
では、書き込みアドレスと読み出しアドレスの差を各バ
ッファ間で単一としているため、複数の信号を相互のフ
レーム位相差を保存したまま伝送し、同一伝送路を経由
する信号間のＴＳＳＩを保証することが可能である。
の信号間で位相変換バッファの制御方法を共通にし、か
つ、位相変換バッファにおけるスタッフを行わない状態
では、書き込みアドレスと読み出しアドレスの差を各バ
ッファ間で単一としているため、複数の信号を相互のフ
レーム位相差を保存したまま伝送し、同一伝送路を経由
する信号間のＴＳＳＩを保証することが可能である。
【図１】 本発明によるスタッフ制御回路の実施例の構
成を示す図である。
成を示す図である。
【図２】 本発明による実施例１および実施例２の動作
を説明する図である。
を説明する図である。
【図３】 本発明による実施例１および実施例２の動作
を説明する図である。
を説明する図である。
【図４】 本発明によるスタッフ制御回路の実施例の構
成を示す図である。
成を示す図である。
【図５】 本発明による実施例２の動作を説明する図で
ある。
ある。
【図６】 本発明による実施例２の動作を説明する図で
ある。
ある。
【図７】 本発明によるスタッフ制御回路の実施例の構
成を示す図である。
成を示す図である。
【図８】 本発明による実施例３の動作を説明する図で
ある。
ある。
【図９】 本発明によるスタッフ制御回路の実施例の構
成を示す図である。
成を示す図である。
【図１０】 本発明によるスタッフ制御回路の実施例の
構成を示す図である。
構成を示す図である。
【図１１】 実施例６に示した伝送システムの構成例を
示す図である。
示す図である。
１…分離部、 ２〜４…エラスティックストアメモリ（ＥＳ）、 ５…ＥＳ書き込み制御部、 ６…ＥＳ読み出し制御部、 ７…ＥＳ位相比較部、 ８〜１０…ポインタ処理部、 １１〜１３…バッファ、 １４〜１６…書き込み制御部、 １７〜１９…読み出し制御部、 ２０〜２２…ポインタ発生部、 ２３〜２５…スタッフ制御部、 ２６〜２８…ポインタ挿入部、 ２９…書き込み側フレームカウンタ、 ３０…読み出し側フレームカウンタ、 ３１〜４３…ハイウェイ、 １０１…エラスティックストアメモリ（ＥＳ）、 １０２…ＥＳ書き込み制御部、 １０３…ＥＳ読み出し制御部、 １０４…ＥＳ位相比較部、 １０５…バッファ、 １０６…ポインタ処理部、 １０７…書き込み制御部、 １０８…読み出し制御部、 １０９…スタッフ制御部、 １１０…ポインタ発生部、 １１１…ポインタ挿入部、 １１２〜１１５…ハイウェイ、 １１６…バッファへの書き込みアドレス、 １１７…バッファへの読み出しアドレス、 ２０１…ワンダ吸収部、 ２０２…バッファ、 ２０３…ポインタ処理部、 ２０４…書き込み制御部、 ２０５…読み出し制御部、 ２０６…位相比較部、 ２０７…ポインタ発生部、 ２０８…ポインタ挿入部、 ２１０〜２１３…ハイウェイ、 ３００…ポインタ種類判定部、 ３０１…ポインタ挿入部、 ３０２…フレーム位相変換回路、 ３０３…ＡＵ−４ポインタ挿入部、 ３０４〜３０７…ハイウェイ、 ４００…ＣＩ検出部、 ４０１…ポインタ挿入部、 ４０２…フレーム位相変換回路、 ４０３…ＣＩ挿入部、 ４０４〜４０７…ハイウェイ、 ５０１…送信装置、 ５０２…クロスコネクト装置、 ５０３…受信装置、 ５１１…ＶＣ−４／ＡＵ−３２マッピング回路、 ５１２…ＡＵ−３２／ＳＴＭ−１多重化回路、 ５２１〜５２ｎ…ＡＵ−３２位相制御回路、 ５３１…ＡＵ−３２クロスコネクトスイッチ、 ５５１〜５５ｎ…伝送路、 ５６１〜５６ｎ…伝送路、 ５４１…ＡＵ−３２位相制御回路、 ５４２…ＡＵ−３２デスタッフ回路、 ５４３…ＡＵ−３２／ＶＣ−４変換回路である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｌ 7/00 Ｈ０４Ｌ 7/00 Ａ 12/28 11/20 Ｄ (72)発明者 石田 恵一 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所 戸塚工場内 (72)発明者 森 隆 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所 戸塚工場内 (72)発明者 芦 賢浩 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所 戸塚工場内 (72)発明者 菅野 忠行 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所 戸塚工場内 (72)発明者 上田 裕巳 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 平２−81527（ＪＰ，Ａ) 特開 平２−302136（ＪＰ，Ａ) 特開 平３−179830（ＪＰ，Ａ) 特開 昭63−262938（ＪＰ，Ａ) 特開 昭63−262939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 3/06 H04J 3/00 H04J 3/07 H04L 7/00 H04L 12/28
Claims (12)
- 【請求項１】時分割多重されたＮ個（ただし、Ｎは正の
整数）のフレーム構造を有する信号をＮ個の信号に分離
しＮ本のハイウェイに各々送出する分離回路と、前記Ｎ
本のハイウェイ上の信号を記憶するＮ個の第１のメモリ
と、前記Ｎ個の第１のメモリに第１のクロックに従って
信号を書き込む際の共通の書き込みアドレスを指示する
１個の書き込み制御回路と、前記Ｎ個の第１のメモリか
ら第２のクロックに従って信号を読み出す際の共通の読
み出しアドレスを指示する１個の読み出し制御回路と、
前記Ｎ個のメモリに与える書き込みアドレスと読み出し
アドレスとを比較し、前記第１のメモリの２度読みまた
は読みとばしを行うかどうかを判定する第１の位相比較
器と、前記Ｎ個の第１のメモリから読み出されたＮ個の
信号を記億するＮ個の第２のメモリと、前記Ｎ個の第２
のメモリの各々に前記第２のクロック従って信号を書き
込む際の書き込みアドレスを指示するＮ個の第２の書き
込み制御回路と、前記Ｎ個の第２のメモリから前記第２
のクロックに従って信号を読み出す際の読み出しアドレ
スを指示するＮ個の第２の読み出し制御回路と、前記Ｎ
個の第２のメモリに与える書き込みアドレスと読み出し
アドレスを各々比較しスタッフを行うかどうかを判定す
るＮ個の第２の位相比較器とからなるフレーム位相変換
回路。 - 【請求項２】時分割多重されたＮ個（ただし、Ｎは正の
整数）のフレーム構造を有する信号をＮ個の信号に分離
しＮ本のハイウェイに各々送出する分離回路と、前記Ｎ
本のハイウエイ上の信号を第１のクロックに従って記憶
するＮ個のメモリと、前記Ｎ個のメモリに第１のクロッ
クに従って信号を書き込む際の書き込みアドレスを指示
するＮ個の書き込み制御回路と、前記Ｎ個のメモリから
前記第１のクロックに従って信号を読み出す際の読み出
しアドレスを指示するＮ個の読み出し制御回路と、前記
Ｎ個のメモリに与える書き込みアドレスと読み出しアド
レスと比較し、かつその比較を前記Ｎ個の信号に対し同
時に行うことによりスタッフを行うかどうかを判定する
Ｎ個の位相比較器とからなるフレーム位相変換回路。 - 【請求項３】時分割多重されたＮ個（ただし、Ｎは正の
整数）のフレーム構造を有する信号を受信し、前記Ｎ個
のフレーム構造を有する信号を多重化レベルで記憶する
第１のメモリと、前記第１のメモリに第１のクロックに
従って多重化レベルで信号を書き込む際の書き込みアド
レスを指示する第１の書き込み制御回路と、前記第１の
メモリから第２のクロックに従って多重化レベルで信号
を読み出す際の読み出しアドレスを指示する第１の読み
出し制御回路と、前記第１のメモリに与える書き込みア
ドレスと読み出しアドレスを比較し前記Ｎ個の各信号に
対して同時に２度読みまたは読みとばしの実行を判定す
る第１の位相比較器と、前記第１のメモリから読み出さ
れた信号を多重処理により記億する第２のメモリと、前
記第２のメモリに前記第２のクロックに従って多重処理
により信号を書き込む際の書き込みアドレスを指示する
第２の書き込み制御回路と、前記第２のメモリから前記
第２のクロックに従って多重処理により信号を読み出す
際の読み出しアドレスを指示する第２の読み出し制御回
路と、前記第２のメモリに与える書き込みアドレスと読
み出しアドレスをＮ個の各信号において比較することに
よりスタッフ実行の判定を前記Ｎ個の信号で独立に行う
第２の位相比較器とからなるフレーム位相変換回路。 - 【請求項４】時分割多重されたＮ個（ただし、Ｎは正の
整数）のフレーム構造を有する信号を受信し、前記Ｎ個
のフレーム構造を有する信号を多重処理により記憶する
メモリと、前記メモリに第１のクロックに従って多重処
理により信号を書き込む際の書き込みアドレスを指示し
多重化レベルでのスタッフ受信時に書き込みの多重処理
の位相を制御する書き込み制御回路と、前記メモリから
前記第１のクロックに従って多重処理により信号を読み
出す際の読み出しアドレスを指示する読み出し制御回路
と、前記メモリに与える書き込みアドレスと読み出しア
ドレスをＮ個の信号で独立に比較することによりスタッ
フ実行を判定する位相比較器とからなるフレーム位相変
換回路。 - 【請求項５】特許請求の範囲第１項、第２項、第３項お
よび第４項のいずれか一に記載のフレーム位相変換回路
であって、 前記フレーム構造を有する信号は、アドミニストラティ
ブユニットまたはトリビュータリユニットであるフレー
ム位相変換回路。 - 【請求項６】アドミニストラティブユニットを受信し、
該アドミニストラティブユニットに多重化されているバ
ーチャルコンテナレベル２またはレベル１を多重処理に
より記憶するメモリと、該メモリに多重処理によりバー
チャルコンテナレベル２またはバーチャルコンテナレベ
ル１を書き込む際の書き込みアドレスを指示しアドミニ
ストラティブユニットスタッフ受信時に書き込みの多重
処理の位相を制御する書き込み制御回路と、前記メモリ
よりバーチャルコンテナレベル２またはバーチャルコン
テナレベル１を読み出す際の読み出しアドレスを指示す
る読み出し制御回路と、バーチャルコンテナレベル２も
しくはバーチャルコンテナレベル１単位に書き込みアド
レスと読み出しアドレスとの差が予め定めた値から変化
したとき、トリビュータリユニット−２またはトリビュ
ータリユニット−１のスタッフを実行する位相比較回路
とからなることを特徴とするフレーム位相変換回路。 - 【請求項７】特許請求の範囲第５項又は第６項に記載の
フレーム位相変換回路であって、 前記フレーム構造を有するフレームがＡＵ−４である場
合に、前記ＡＵ−４のポインタ値を３個のＡＵ−３２ポ
インタに記入する回路と、ＡＵ−３２単位にフレーム位
相変換を行う回路と、ＡＵ−３２のポインタを再びＡＵ
−４ポインタとして付加する回路とからなることを特徴
とするフレーム位相変換回路。 - 【請求項８】特許請求の範囲第５項又は第６項に記載の
フレーム位相変換回路であって、 前記フレーム構造を有するフレーム間に連結が存在する
場合に、連結されている信号のポインタに先頭の信号と
同じポインタ値を与える回路と、フレーム位相変換を行
う回路と、処理終了後前記連結されているフレームに再
び連結表示を付加する回路とからなることを特徴とする
フレーム位相変換回路。 - 【請求項９】特許請求の範囲第５項又は第６項に記載の
フレーム位相変換回路であって、 第１のフレームのポインタ値を３個の第２のフレームの
ポインタに記入する回路と、前記第２のフレーム単位に
フレーム位相変換を行う回路と、前記第２のフレームの
ポインタ値を再び前記第１のフレームのポインタとして
付加する回路とからなることを特徴とするフレーム位相
変換回路。 - 【請求項１０】時分割多重されたＮ個（ただし、Ｎは正
の整数）のフレーム構造を有する信号のフレーム位相変
換回路であって、 時分割信号をＮ個の前記信号に分離する回路と、前記信
号ごとにスタッフ実行を判定する回路と、Ｎ個の前記信
号全てにスタッフ実行する回路とを含み、前記信号のう
ち一の信号のスタッフ実行が必要と判定したとき、全て
の信号のスタッフを実行することを特徴とするフレーム
位相変換回路。 - 【請求項１１】時分割多重されたＮ個（ただし、Ｎは正
の整数）のフレーム構造を有する信号を受信するクロス
コネクト装置であって、 時分割信号をＮ個の前記信号に分離する回路と、前記信
号ごとにスタッフ実行を判定する回路と、Ｎ個の前記信
号全てにスタッフ実行する回路とからなるフレーム位相
変換回路を含み、前記信号のうち一の信号のスタッフ実
行が必要と判定したとき、全ての信号のスタッフを実行
することを特徴とするクロスコネクト装置。 - 【請求項１２】 時分割多重されたＮ個（ただし、Ｎは
正の整数）のフレーム構造を有する信号を受信する受信
装置であって、 時分割信号をＮ個の前記信号に分離する回路と、前記信
号ごとにスタッフ実行を判定する回路と、Ｎ個の前記信
号全てにスタッフ実行する回路とからなるフレーム位相
変換回路を含み、前記信号のうち一の信号のスタッフ実
行が必要と判定したとき、全ての信号のスタッフを実行
することを特徴とする受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10100794A JP2962472B2 (ja) | 1998-04-13 | 1998-04-13 | フレーム位相変換回路、クロスコネクト装置および受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10100794A JP2962472B2 (ja) | 1998-04-13 | 1998-04-13 | フレーム位相変換回路、クロスコネクト装置および受信装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290997A Division JP2804126B2 (ja) | 1989-11-10 | 1989-11-10 | フレーム位相変換方法および信号伝送方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10322300A JPH10322300A (ja) | 1998-12-04 |
| JP2962472B2 true JP2962472B2 (ja) | 1999-10-12 |
Family
ID=14283340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10100794A Expired - Lifetime JP2962472B2 (ja) | 1998-04-13 | 1998-04-13 | フレーム位相変換回路、クロスコネクト装置および受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2962472B2 (ja) |
-
1998
- 1998-04-13 JP JP10100794A patent/JP2962472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10322300A (ja) | 1998-12-04 |
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