JPH0721124A

JPH0721124A - 同期式直列情報受信装置

Info

Publication number: JPH0721124A
Application number: JP5164621A
Authority: JP
Inventors: Katsunori Suzuki; 勝則鈴木; Masayuki Hata; 雅之畑
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-02
Filing date: 1993-07-02
Publication date: 1995-01-24
Also published as: US5559998A

Abstract

(57)【要約】【目的】クロックドシリアルアイオーの通信データに
ノイズがのっても正常にデータの送信受信ができる。【構成】通信クロック３を受けて制御信号８を出力す
る制御信号回路６と、通信クロック３を受け、ハイレベ
ルからローレベルに変化するタイミングが異なる３つの
制御信号１２を出力する制御信号生成回路１０と、通信
データ５を前記制御信号生成回路１０の３つの制御信号
１２によって記憶し、その情報より通信データ５の情報
を決め、補正通信データ５０を出力する通信データ補正
回路１１と、制御信号８を受けて前記通信データ補正回
路１１の出力補正通信データ５０の直列データを並列に
変換して８ビットバス９に出力する直列並列変換回路７
と備えたクロックドシリアルアイオー。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は同期式直列情報送信装
置（以降クロックドシリアルアイオーの送信部と称す）
と同期式直列情報受信装置（以降クロックドシリアルア
イオーの受信部と称す、また同期式直列情報送受信装置
を意味する場合はクロックドシリアルアイオーと称す）
に関し、特に情報の受け渡しをするための通信データに
雑音が載った場合のクロックドシリアルアイオーの受信
部に関するものである。

【０００２】

【従来の技術】マイクロコンピュータは周辺装置および
その他のマイクロコンピュータとの情報の通信を行う場
合、データを並列に送受信する方法と直列に送受信する
方法がある。そして、並列送受信と直列送受信では並列
送受信を用いる場合の方が単位時間当り多くのデータを
転送できる。しかし、通信するための費用を考えた場合
並列送受信を用いると配線数が多くなり、そのため通信
距離が長くなればなるほど費用が高くなる。そこで転送
速度が遅くとも通信するための配線数が少ない直列送受
信を用いる分野が存在する。しかし、直列送受信にも２
種類存在し、通信クロックを用いてデータの送受信をそ
の通信クロックに同期して行うクロックドシリアルアイ
オーと通信クロックを用いずにデータの送受信を行う非
同期式直列情報送受信がある。この場合にも転送送度と
配線数の関係があり、転送速度の高いのはクロックドシ
リアルアイオーで、配線数のより少ない方は非同期式直
列情報送受信である。そこで配線数が少なくかつ転送速
度が高い分野ではクロックドシリアルアイオーを使用さ
れる。

【０００３】次にこのクロックドシリアルアイオーの簡
単な動作を説明する。図２１はクロックドシリアルアイ
オーの送信部と受信部を接続した図である。図において
１はクロックドシリアルアイオーの送信部、２はクロッ
クドシリアルアイオーの受信部、３は前記クロックドシ
リアルアイオーの受信部２から出力され、前記クロック
ドシリアルアイオーの送信部１で入力されている通信ク
ロック、４は前記クロックドシリアルアイオーの送信部
１から出力され、前記クロックドシリアルアイオーの受
信部２で入力されている通信イネーブル、５は前記クロ
ックドシリアルアイオーの送信部１から出力され、前記
クロックドシリアルアイオーの受信部２で入力されてい
る通信データである。

【０００４】動作の説明を図２２のタイミングチャート
を用いて行う（タイミングチャートは信号流れが左から
右へ時間の経過を示している）。クロックドシリアルア
イオーの送信部１がデータ〔ｂ００１１０１１０〕（ｂ
は次の数字の表現が２進数である事を示す場合に用い
る）を送信しようとする通信イネーブル４をハイレベル
からローレベルにする。クロックドシリアルアイオーの
受信部２は通信イネーブル４がローレベルになった事を
認識すると通信クロック３を起動する。通信クロック３
がローレベルになった事を受けてクロックドシリアルア
イオーの送信部１は通信イネーブル４をハイレベルに
し、通信データ５にはローレベルを出力する。クロック
ドシリアルアイオーの受信部２は通信クロック３をハイ
レベルにし、そのタイミングで通信データ５の情報を受
け取る。この場合ローレベルであるので

〔０〕と認識す
る。次に次のデータを転送してもらうために通信クロッ
ク３をローレベルにする。クロックドシリアルアイオー
の送信部１は通信クロック３がローレベルになったのを
受けて次のデータ

〔０〕を送信するため通信データ５を
ローレベルのままにする。次にクロックドシリアルアイ
オーの受信部２は通信クロック３をハイレベルにし、そ
のタイミングで通信データ５の情報を受け取る。この場
合ローレベルであるので

〔０〕と認識する。

【０００５】次に三つ目のデータを転送してもらうため
に通信クロック３をローレベルにする。クロックドシリ
アルアイオーの送信部１は通信クロック３がローレベル
になったのを受けて次のデータ〔１〕を送信するため通
信データ５をハイレベルにする。そして、クロックドシ
リアルアイオーの受信部２は通信クロック３をハイレベ
ルにし、そのタイミングで通信データ５の情報を受け取
る。この場合ハイレベルであるので〔１〕と認識する。
しかし４つ目のデータを通信データ５よりクロックドシ
リアルアイオーの受信部２が受け取ろうとした場合、通
信データ５にノイズがのり、〔１〕を認識しなければな
らないところで

〔０〕を受け取ったと誤った判断してし
まう。そして、５〜８個のデータをクロックドシリアル
アイオーの受信部２は受取り、データ〔ｂ００１００１
１０〕が転送されたことになる。

【０００６】次に簡単な信号の流れを図２３のクロック
ドシリアルアイオーの受信部２の構成図で説明する。図
において、６は通信クロック３を受けて制御信号８を出
力する制御信号回路、７は制御信号８を受けて通信デー
タ５から直列に送られてくる情報を並列に変換して８ビ
ットバス９に出力する直列並列変換回路である。通信デ
ータ５より送られたデータは通信クロック３の立ち上が
りのタイミングで直列並列変換回路７に取り込むため、
制御信号回路６は制御信号８を出力する。８回データが
送られると〔ｂ００１１０１１０〕がノイズのため〔ｂ
００１００１１０〕が８ビットバス９に出力される。

【０００７】

【発明が解決しようとする課題】上記のような従来の装
置では、クロックドシリアルアイオーの受信部２が受け
取るデータは〔ｂ００１００１１０〕となり正しくデー
タの送受信ができなくなる。この様に従来の装置では通
信データ５にノイズがのると誤ったデータを受渡しして
しまうという問題があった。

【０００８】この発明はかかる問題点を解決するために
なされたものであり。クロックドシリアルアイオーの通
信データにノイズがのっても正常にデータの送信受信が
できることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る同期式直
列情報受信装置は、入力基準信号を受けて第１の制御信
号と第２の制御信号を出力する制御信号生成回路と制御
端子が前記制御信号生成回路の第１の制御信号と接続さ
れ、入力端子が入力情報信号と接続された第１の記憶手
段と制御端子が前記制御信号生成回路の第２の制御信号
と接続され、入力端子が入力情報信号と接続された第２
の記憶手段と第１の入力端子が前記第１の記憶手段の出
力と接続され、第２の入力端子が前記第２の記憶手段の
出力と接続された論理回路と直列に入力された情報を並
列に変換して出力する直列並列変換回路とを備えた同期
式直列情報受信装置において、前記制御信号生成回路の
第１の制御信号が第１の状態から第２の状態へ遷移する
時間より遅延して前記制御信号生成回路の第２の制御信
号が第１の状態から第２の状態へ遷移させるための遅延
手段を備えている。

【００１０】第２発明に係る同期式直列情報受信装置
は、入力基準信号を受けて第１の制御信号と第２の制御
信号を出力する制御信号生成回路と制御端子が前記制御
信号生成回路の第１の制御信号と接続され、入力端子が
入力情報信号と接続された第１の記憶手段と制御端子が
前記制御信号生成回路の第２の制御信号と接続され、入
力端子が前記第１の記憶手段の出力と接続された第２の
記憶手段と第１の入力端子が前記第１の記憶手段の出力
と接続され、第２の入力端子が前記第２の記憶手段の出
力と接続された論理回路と直列に入力された情報を並列
に変換して出力する直列並列変換回路とを備えた同期式
直列情報受信装置において、前記制御信号生成回路の第
１の制御信号が第１の状態から第２の状態へ遷移する時
間より遅延して前記制御信号生成回路の第２の制御信号
が第１の状態から第２の状態へ遷移させるための遅延手
段を備えている。

【００１１】第３発明に係る同期式直列情報受信装置
は、入力基準信号を受けて第１の制御信号と第２の制御
信号とを出力する制御信号生成回路と制御端子が前記制
御信号生成回路の第１の制御信号と接続され、入力端子
が入力情報信号と接続された第１の記憶手段と制御端子
が前記制御信号生成回路の第２の制御信号と接続され、
入力端子が入力情報信号と接続された第２の記憶手段と
第１の入力端子が前記第１の記憶手段の出力と接続さ
れ、第２の入力端子が前記第２の記憶手段の出力と接続
された論理回路と直列に入力された情報を並列に変換し
て出力する直列並列変換回路とを備えた同期式直列情報
受信装置において、第１の記憶手段が前記入力情報信号
を入力端子に受け取る際、情報の伝達を遅延させるため
の遅延手段を備えている。

【００１２】第４の発明に係る同期式直列情報受信装置
は、入力基準信号を受けて制御信号を出力する制御信号
生成回路と制御端子が前記制御信号生成回路の制御信号
と接続され、入力端子が入力情報信号と接続された第１
の記憶手段と制御端子が前記制御信号生成回路の制御信
号と接続され、入力端子を持つ第２の記憶手段と第１の
入力端子が前記第１の記憶手段の出力と接続され、第２
の入力端子が前記第２の記憶手段の出力と接続された論
理回路と直列に入力された情報を並列に変換して出力す
る直列並列変換回路とを備えた同期式直列情報受信装置
において、前記第１の記憶手段の記憶内容を情報の伝達
を遅らすための遅延手段を介して前記第２の記憶手段の
入力端子に接続している。

【００１３】

【作用】この発明に係るクロックドシリアルアイオーは
通信データにノイズがのっても誤ったデータを受渡しせ
ず、正しいデータの受渡を確実に行える。

【００１４】

【実施例】

実施例１．以下、この発明の一実施例を図１を用いて説
明する。図１はクロックドシリアルアイオーの受信部２
の構成図である。図において、３はクロックドシリアル
アイオーの受信部１と接続されている通信クロック（通
信クロックの反転信号の場合は通信クロック３１と記載
する）、５はクロックドシリアルアイオーの受信部１と
接続されている通信データ、６は前記通信クロック３を
受けて制御信号８を出力する制御信号回路、１０は前記
通信クロック３、を受けハイレベルからローレベルに変
化するタイミングが異なる３つの制御信号１２を出力す
る制御信号生成回路、１１は前記通信データ５を前記制
御信号生成回路１０の３つの制御信号１２によって記憶
し、その情報より通信データ５の情報を決め、補正通信
データ５０を出力する通信データ補正回路、７は制御信
号８を受けて前記通信データ補正回路１１の出力補正通
信データ５０の直列データを並列に変換して８ビットバ
ス９に出力する直列並列変換回路である。

【００１５】次に動作の説明をする。データ〔ｂ００１
１０１１０〕を受信する場合、まず最初、通信データ５
より送られたデータ

〔０〕は通信クロック３の立ち上が
りのタイミングで前記制御信号生成回路１０は３種類の
制御信号１２を異なるタイミングで出力すると、通信デ
ータ補正回路１１は前記制御信号１２の第１のタイミン
グで

〔０〕を記憶し、第２のタイミングで

〔０〕を記憶
し、第３のタイミングで

〔０〕を記憶し、三つの記憶結
果はすべて

〔０〕であるので、出力として補正通信デー
タ５０に

〔０〕を出力する。また三つの記憶内容を表現
する場合、第１のタイミング、第２のタイミング、第３
のタイミングの順にならべ＜＞で囲む。第１のデータで
あれば＜０００＞となる。そして補正をかける事を＜＠
０００＞と表現し、その結果を

〔０〕＝＜＠０００＞と
する。次に、直列並列変換回路７は前記補正通信データ
５０を制御信号８によって取り込む。

【００１６】このように次のデータ

〔０〕、〔１〕と取
り込む。そして４つ目のデータ〔１〕を取り込むが、サ
ンプリングタイミングで通信データ５にノイズが入り、
通信クロック３の立ち上がりのタイミングであったた
め、前記通信データ補正回路１１は＜０１１＞と記憶す
る。そして補正を行うと〔１〕＝＜＠０１１＞となり、
補正通信データ５０に〔１〕が出力される。次に、直列
並列変換回路７は前記補正通信データ５０を制御信号８
によって取り込む。そして残りのデータも直列並列変換
回路７に取り込み、〔ｂ００１１０１１０〕が８ビット
バス９に出力される。この様に、クロックドシリアルア
イオーの受信部２は通信データ５にノイズがのっても誤
ったデータを補正して受け取る。

【００１７】次に図１で示すブロックの詳細な説明をす
る。図２は直列並列変換回路７のブロック図である。図
において７０１〜７０８は前記補正通信データ５０を記
憶するデータラッチ、８０１〜８０８は前記制御信号８
の８本の信号を１本づつ表現し、前記データラッチ７０
１〜７０８の制御信号として接続する。９０１〜９０８
は前記データラッチ７０１〜７０８の出力で８ビットバ
ス９を１本づつ表現した。

【００１８】次に動作の説明を図３を用いて説明する。
最初データラッチ９０１〜９０８は不定状態である。図
３で左から１と２番目の状態である。次に制御装置信号
８０１がハイレベルになり補正通信データ５０の情報を
データラッチ７０１は記憶し、その結果を８ビットデー
タバス９０１に出力されローレベルとなる。図３で左か
ら３番目の状態である。そして図３で示すように制御信
号８０２〜８０８が順番にハイレベルになり、データラ
ッチ７０２〜７０８は補正通信データ５０の情報を記憶
し、８ビットデータ９０２は０、８ビットデータ９０３
は１、８ビットデータ９０４は１、８ビットデータ９０
５は０、８ビットデータ９０６は１、８ビットデータ９
０７は１、８ビットデータ９０８は０となる。この様に
直列並列変換回路７は動作する。

【００１９】次に図４で前記データラッチ７０１〜７０
８の１例を説明する。図において、８００は制御信号回
路６から出力される制御信号、７１０は補正通信データ
５０を反転するインバータ素子で出力をａと記する、７
１１は前記制御信号８００と前記インバータ素子７１０
で出力ａの論理を取るＮＡＮＤ素子で出力をｃとする、
７１２は前記補正通信データ５０と制御信号８００の論
理を取るＮＡＮＤ素子で出力をｂと記する、７１３は前
記ＮＡＮＤ素子７１２の出力ｂと他方の入力との論理を
取るＮＡＮＤ素子で出力をｄと記する、７１４は出力を
前記ＮＡＮＤ素子７１３に接続し、前記ＮＡＮＤ７１１
の出力ｃと前記ＮＡＮＤ素子７１３の出力ｄとの論理を
取るＮＡＮＤ素子で出力をｄと記する、７１５は前記Ｎ
ＡＮＤ素子７１４の出力を反転するインバータ素子、９
００は前記インバータ素子７１５の出力で８ビットバス
の１ビット分に相当する。

【００２０】次に動作の説明を図５のタイミングチャー
トを用いて説明する。大まかな機能は制御信号８００が
ハイレベルの時、補正通信データ５０がそのまま出力９
００に伝わり、制御信号８００がローレベルの時、補正
通信データ５０が記憶され、その値が出力９００され
る。まず制御信号８００がハイレベルで補正通信データ
５０がローレベルの時、ａがハイレベル、ｂがハイレベ
ル、ｃがローレベル、よってｅがハイレベル、ｄがハイ
レベルになり出力９００はローレベルになる。図５で左
から１、２番目の状態である。そしてこの状態で補正通
信データ５０がハイレベルになると、ａがローレベル、
ｂがローレベル、ｃがハイレベル、よってｄがハイレベ
ル、ｅがハイレベルになり出力９００はハイレベルにな
る。図５で左から３、４番目の状態である。ここで制御
信号８００がローレベルなると、ｂとｃはハイレベルの
ままになり、補正通信データ５０に依存せず、ｄ、ｅが
変化しないので、出力９００はハイレベルのままでハイ
レベルを記憶した事になる。図５で左から５〜７番目の
状態である。ローレベルの記憶も同様に図５の８〜１３
番目に示す。

【００２１】次に図６で制御信号生成回路１０の１例を
説明する。図において１２９はこのブロックの動作を制
御するイネーブル信号と通信クロック３１の論理積をと
るＮＡＮＤ素子で出力をａと記する、１２４は前記ＮＡ
ＮＤ素子１２９の出力ａの情報の伝達を遅らすための複
数のインバータ素子で構成されている遅延素子で出力を
ｂと記する、１２５は前記遅延素子１２４の出力ｂを遅
らすための複数のインバータ素子で構成されている遅延
素子で出力をｃと記する、１２６は前記ＮＡＮＤ素子１
２９の出力ａを反転し第１の制御信号１２１を出力する
インバータ素子、１２７は前記ＮＡＮＤ素子１２９の出
力ａと前記遅延素子１２４の出力ｂの論理和を取り、第
２の制御信号１２２を出力するＮＯＲ素子、１２８は前
記ＮＡＮＤ素子１２９の出力ａと前記遅延素子１２４の
出力ｃの論理和を取り、第３の制御信号１２３を出力す
るＮＯＲ素子である。

【００２２】次に動作の説明を図７のタイムチャートを
用いて行う。まずイネーブル信号がローレベルであれば
ＮＡＮＤ素子１２９の出力ａは通信クロック３１に依存
せず常にハイレベルになるため３つの制御信号１２１〜
１２３は常にローレベルである。図７で左から１〜３番
目の状態である。次にイネーブル信号がハイレベルにな
るとＮＡＮＤ素子１２９の出力ａ通信クロック３１に依
存し、通信クロック３１がハイレベルになるとａがロー
レベルになり、３つの制御信号１２１〜１２３はハイレ
ベルになる。しかし、遅延素子１２４、１２５の出力
ｂ、ｃはまだハイレベルのままである。図７で左から４
〜６番目の状態である。次に遅延素子１２４、１２５の
出力ｂ、ｃはローレベルに変化するが、通信クロック３
１がハイレベルのままであるので３つの制御信号１２１
〜１２３は変化なくハイレベルのままである。図７で左
から７〜８番目の状態である。次に通信クロック３１が
ローレベルに変わると、ａはハイレベルになり、第１の
制御信号１２１はローレベルになる。しかし、２つの遅
延素子１２４、１２５はローレベルのままなので、残り
２つの制御信号１２２、１２３はハイレベルのままであ
る。そして、ａの情報が遅延素子１２４の出力ｂに伝わ
ると、第２の制御信号１２２がローレベルになる。そし
て最後に遅延素子１２５の出力ｃにｂの情報が伝わると
最後の制御信号１２３もローレベルになる。図７で８〜
１２番目の様に信号が遷移する。

【００２３】次に図８で通信データ補正回路１１の１例
を説明する。図において１１１は入力を通信データ５と
し、制御信号を制御信号生成回路１０の第１の制御信号
１２１と接続され、図４で示したデータラッチ、１１２
は入力を通信データ５とし、制御信号を制御信号生成回
路１０の第２の制御信号１２２と接続され、図４で示し
たデータラッチ、１１３は入力を通信データ５とし、制
御信号を制御信号生成回路１０の第３の制御信号１２３
と接続され、図４で示したデータラッチ、１１４は前記
データラッチ１１１の出力ａと前記データラッチ１１２
の出力ｂと前記データラッチ１１３の出力ｃと接続さ
れ、出力を補正通信データ５０とする補正演算回路であ
る。

【００２４】次に信号の流れを図９のタイミングチャー
トに従い動作の説明をする。制御信号１２１〜１２３は
同時にハイレベルになり、データラッチ１１１〜１１３
は通信データ５を取り込むが、記憶するタイミングが前
記制御信号１２１〜１２３のローレベルに変化する順番
になる。第１の制御回路１２１がローレベルになろうと
する寸前に通信データ５にノイズによってハイレベルか
らローレベルになった。そのためデータラッチ１１１は
本来ハイレベルを記憶されなければならないところロー
レベルを記憶してしまう。そして、次の第２の制御信号
が１２２がローレベルになる前に通信データ５が元に戻
り、データラッチ１１２はハイレベルを記憶する。次に
第３の制御信号１２３がローレベルになりデータラッチ
１１３は通信データ５がハイレベルと記憶する。結局３
つのデータラッチ１１１〜１１３の記憶した内容は＜０
１１＞となった。これをもとに補正演算回路１１４は
〔１〕＝＜＠０１１＞と補正通信データ５０にハイレベ
ルを出力する。

【００２５】次に図１０で補正演算回路１１４の１例を
説明する。図において１１５は前記データラッチ１１１
の出力ａと前記データラッチ１１２の出力ｂの論理積を
取るＮＡＮＤ素子、１１６は前記データラッチ１１２の
出力ｂと前記データラッチ１１３の出力ｃの論理積を取
るＮＡＮＤ素子は、前記データラッチ１１３の出力ｃと
前記データラッチ１１１の出力ａの論理積を取るＮＡＮ
Ｄ素子、１１８は前記ＮＡＮＤ素子１１５の出力ｄと前
記ＮＡＮＤ素子１１６の出力ｅと前記ＮＡＮＤ素子１１
７の出力ｆとの論理和をとるＮＡＮＤ素子で出力を補正
通信データ５０とする。この補正演算回路１１４の真理
値を図１１に示す。真理値表は「Ｌ」がローレベルを示
し、「Ｈ」がハイレベルを示す。この真理値表がら判る
様に出力５０が２つ以上同じ値のものを選ぶ多数決回路
である。しかし、通信データ補正回路は記憶するデータ
ラッチの数を増やし、それらの値の荷重平均をとり判断
するなどの補正方法がある。

【００２６】実施例２．以下、この発明の一実施例を図
１２を用いて説明する。図１２はクロックドシリアルア
イオーの受信部２の構成図である。図において、３はク
ロックドシリアルアイオーの受信部１と接続されている
通信クロック、５はクロックドシリアルアイオーの受信
部１と接続されている通信データ、６は前記通信クロッ
ク３を受けて制御信号８を出力する制御信号回路、１０
は前記通信クロック３を受け、ハイレベルからローレベ
ルに変化するタイミングが異なる２つの制御信号１２を
出力する制御信号生成回路、１１は前記通信データ５を
前記制御信号生成回路１０の２つの制御信号１２によっ
て記憶し、その情報により通信データ５の情報を妥当性
を判断し、通信データ異常信号１３を出力する通信デー
タ判定回路、７は制御信号８を受けて通信データ５の直
列データを並列に変換して８ビットバス９に出力する直
列並列変換回路である。

【００２７】次に動作の説明をする。データ〔ｂ００１
１０１１０〕を受信する場合、まず最初、通信データ５
より送られたデータ

〔０〕は通信クロック３の立ち上が
りのタイミングで前記制御信号生成回路１０は２種類の
制御信号１２を異なるタイミングで出力すると、通信デ
ータ判定回路１４は前記制御信号１２の第１のタイミン
グで

〔０〕を記憶し、第２のタイミングで

〔０〕を記憶
し、二つの記憶結果はすべて

〔０〕であるので、通信デ
ータ５の

〔０〕を正しいと判断する。次に、直列並列変
換回路７は前記通信データ５を制御信号８によって取り
込む。このように次のデータ

〔０〕、〔１〕と取り込
む。そして４つ目のデータ〔１〕を取り込むが、サンプ
リングタイミングで通信データ５にノイズが入り、通信
クロック３の立ち上がりのタイミングであったため、通
信データ判定回路１４は＜０１＞と記憶する。そして２
つの記憶した内容が異なるのでデータに異常があったと
して前記通信データ判定回路１４は通信データ異常信号
１３を出力する。この様にクロックドシリアルアイオー
の受信部２が通信データ異常信号１３を出力することに
より、割り込み処理等を行い再度データの送信をさせる
などの対策を施せれる。よって通信データ５のノイズに
よる誤ったデータの送受信を防げる。

【００２８】次に図１で存在しなかったブロックの詳細
な説明をする。図１３は通信データ判定回路１４のブロ
ック図である。図において１４１は通信データ５と入力
を接続され、制御信号を第２の制御信号１２２と接続さ
れた図４で示すデータラッチ、１４２は前記データラッ
チ１４１の出力ｂと入力を接続され、制御信号を第１の
制御信号１２１と接続された図４で示すデータラッチ、
１４３は前記データラッチ１４１の出力ｂと前記データ
ラッチ１４２の出力ａとから記憶内容が一致するかを判
断する判定回路、１３は前記判定回路１４３の出力であ
る通信データ異常信号１３である。

【００２９】次に動作を図１４のタイミングチャートの
流れに従って説明する。制御信号１２１〜１２２は同時
にハイレベルになり、データラッチ１４１〜１４２は通
信データ５を取り込むが、記憶するタイミングが前記制
御信号１２１〜１２２のローレベルに変化する順番にな
る。第１の制御回路１２１がローレベルになろうとする
寸前に通信データ５にノイズによってハイレベルからロ
ーレベルになった。そのためデータラッチ１４２は本来
ハイレベルを記憶されなければならないところローレベ
ルを記憶してしまう。そして、次の第２の制御信号が１
２２がローレベルになる前に通信データ５が元に戻り、
データラッチ１４１はハイレベルを記憶する。結局２つ
のデータラッチ１４１〜１４２の記憶した内容は＜０１
＞となった。これをもとに前記判定回路１４３は記憶内
容が一致していないと判断し、通信データ異常信号１３
をハイレベルにする。

【００３０】次に図１５で前記判定回路１４３の１例を
示す。４つのＮＡＮＤ素子を図の様に接続する事によっ
て、図１６の真理値表で示すような論理をとり、２つの
入力ａとｂの異なる時のみハイレベルになる。

【００３１】実施例３．以下、この発明の一実施例を図
１７を用いて説明する。図１７はクロックドシリアルア
イオーの受信部２の構成図である。図において、３はク
ロックドシリアルアイオーの受信部１と接続されている
通信クロック、５はクロックドシリアルアイオーの受信
部１と接続されている通信データ、６は前記通信クロッ
ク３を受けて制御信号８を出力する制御信号回路、１０
は前記通信クロック３を受け、ハイレベルからローレベ
ルに変化するタイミングが異なる３つの制御信号１２を
出力する制御信号生成回路、１５は前記通信データ５の
遅延時間を調節する通信データ遅延回路、１１は前記通
信データ遅延回路１５の出力の遅延通信データ５１を前
記制御信号生成回路１０の３つの制御信号１２によって
記憶し、その情報より通信データ５の情報を決め、補正
通信データ５０を出力する通信データ補正回路、７は制
御信号８を受けて前記通信データ補正回路１１の出力補
正通信データ５０の直列データを並列に変換して８ビッ
トバス９に出力する直列並列変換回路である。

【００３２】次に動作の説明をする。データ〔ｂ００１
１０１１０〕を受信する場合、まず最初、通信データ５
より送られたデータ

〔０〕を記憶し、第２のタイミングで

〔０〕を記憶
し、第３のタイミングで

〔０〕を記憶し、三つの記憶結
果はすべて

〔０〕であるので、出力として補正通信デー
タ５０に

〔０〕を出力する。第１のデータであれば＜０
００＞となる。その結果を

〔０〕＝＜＠０００＞とな
る。次に直列並列変換回路７は前記補正通信データ５０
を制御信号８によって取り込む。このように次のデータ

〔０〕、〔１〕と取り込む。そして４つ目のデータ
〔１〕を取り込むが、サンプリングタイミングで通信デ
ータ５にノイズが入り、通信クロック３の立ち上がりの
タイミングであったため、そして、通信データ遅延回路
１５によってデータが遅延したため、前記通信データ補
正回路１１は＜１０１＞と記憶する。そして補正を行う
と〔１〕＝＜＠１０１＞となり、補正通信データ５０に
〔１〕が出力される。

【００３３】次に、直列並列変換回路７は前記補正通信
データ５０を制御信号８によって取り込む。そして残り
のデータも直列並列変換回路７に取り込み、〔ｂ００１
１０１１０〕が８ビットバス９に出力される。この様
に、クロックドシリアルアイオーの受信部２は通信デー
タ５にノイズがのっても誤ったデータを補正して受け取
る。

【００３４】次にこのタイミングのズレを図１８で説明
する。図１８は図１７のクロックドシリアルアイオーの
受信部２の通信クロック３と通信データ５を通信データ
補正回路１１で記憶するタイミングを示したタイミング
チャートである。図において５１は通信データ遅延回路
１５の出力の遅延通信データ、１２１は制御信号生成回
路１０の最も早く立ち下がる制御信号、１２２は制御信
号生成回路１０の２番目に立ち下がる制御信号、１２３
は制御信号生成回路１０の最後に立ち下がる制御信号で
ある。補正通信データ５０で記憶される内容は３つの制
御信号１２１〜１２３の立ち下がるタイミングで通信デ
ータ遅延回路１５の出力の遅延通信データ５１の値なの
で、通信データ５で見ると前にずれている。図でａと示
している場所が第１の制御信号１２１で、ｂと示してい
る場所で第２の制御信号１２２で、ｃと示している場所
で第３の制御信号１２３で通信データ補正回路１１は補
正値を補うので、データのホールドタイムが短くなりバ
ランスの取れた判定ができる。

【００３５】実施例４．以下、この発明の一実施例を図
１９を用いて説明する。図１９は図１２で説明したクロ
ックドシリアルアイオーの受信部２の通信データ判定回
路１４に通信データ遅延回路を挿入したブロック図であ
る。図において１５１は通信データ５と入力を接続され
た第１の通信データ遅延回路、１４１は前記第１の通信
データ遅延回路１５１の出力である遅延通信データ５１
と入力を接続され、制御信号を第１の制御信号１２１と
接続された図４で示すデータラッチ、１５２は前記デー
タラッチ１４１の出力ａと入力を接続された第２の通信
データ遅延回路、１４２は前記第２の通信データ遅延回
路１５２の出力である遅延通信データ５２と入力を接続
され、制御信号を第２の制御信号１２１と接続された図
４で示すデータラッチ、１４３は前記データラッチ１４
１の出力ａと前記データラッチ１４２の出力ｂとから記
憶内容が一致するかを判断する判定回路、１３は前記判
定回路１４３の出力である通信データ異常信号１３であ
る。

【００３６】次に動作について説明する。まず最も簡単
な動作をさせるため、第１の通信データ遅延回路１５１
の遅延はなく、出力の遅延通信データ５１は通信データ
５と同じタイミングで変化する。そして、制御信号１２
１〜１２２は同時に動作する場合について説明する。制
御信号１２１〜１２２は同時にハイレベルになり、デー
タラッチ１４１〜１４２は通信データ５を取り込むが、
記憶するタイミングは第２の通信データ遅延回路１５２
の遅延によってデータラッチ１４２の方がデータラッチ
１４１に比べて時間的に前のデータを記憶したことにな
る。図２０のタイミングチャートに示す様にデータラッ
チ１４１の記憶タイミングはａで、データラッチ１４２
の記憶タイミングはｂで示すような位置になる。

【００３７】第１の制御回路１２１がローレベルになろ
うとする寸前に通信データ５にノイズによってハイレベ
ルからローレベルになった。そのためデータラッチ１４
１は本来ハイレベルを記憶されなければならないところ
ローレベルを記憶してしまう。そして、次の第２の制御
信号が１２２のローレベルになる前には通信データ５の
ノイズはまだ伝わってなく、データラッチ１４２はハイ
レベルを記憶する。結局２つのデータラッチ１４１〜１
４２の記憶した内容は＜０１＞となった。これをもとに
前記判定回路１４３は記憶内容が一致していないと判断
し、通信データ異常信号１３をハイレベルにする。この
様に第２の実施例と同じ効果が実現でき、しかも第１の
通信データ遅延回路１５１の遅延を設け、そして、制御
信号１２１〜１２２にも遅延を設けると、様々なタイミ
ングで通信データの内容を判定できる。

【００３８】

【発明の効果】以上説明したように本発明のクロックド
シリアルアイオーは通信データにノイズがのっても通信
データ補正回路により正しいデータに変換され、判定回
路により異常を認識し、再送受信を行う事により正常に
データの送信受信ができる。

【図面の簡単な説明】

【図１】本発明のシリアルクロックドアイオーの受信部
のブロック図である。

【図２】図１で示した直列並列変換回路のブロック図で
ある。

【図３】図２で示したブロック図のタイミングチャート
である。

【図４】図１で示したデータラッチの論理図である。

【図５】図４で示した論理図のタイミングチャートであ
る。

【図６】図１で示した制御信号生成回路の論理図であ
る。

【図７】図６で示した論理図のタイミングチャートであ
る。

【図８】図１で示した通信データ補正回路のブロック図
である。

【図９】図８で示したブロック図のタイミングチャート
である。

【図１０】図８で示した補正演算回路の論理図である。

【図１１】図１０で示した論理図の真理値表である。

【図１２】本発明のシリアルクロックドアイオーの受信
部のブロック図である。

【図１３】図１２で示した通信データ判定回路のブロッ
ク図である。

【図１４】図１３で示したブロック図のタイミングチャ
ートである。

【図１５】図１３で示した判定回路の論理図である。

【図１６】図１５で示した論理図の真理値表である。

【図１７】本発明のシリアルクロックドアイオーの受信
部のブロック図である。

【図１８】図１７で示したブロック図のタイミングチャ
ートである。

【図１９】本発明の判定回路の受信部のブロック図であ
る。

【図２０】図１９で示したブロック図のタイミングチャ
ートである。

【図２１】クロックドシリアルアイオーの送信部と受信
部を接続したブロック図である。

【図２２】図のブロック図のタイミングチャートであ
る。

【図２３】従来のシリアルクロックドアイオーの受信部
のブロック図である。

【符号の説明】

１クロックドシリアルアイオーの送信部２クロックドシリアルアイオーの受信部３通信クロック４通信イネーブル５通信データ６制御信号回路７直列並列変換回路８制御信号９８ビットバス１０制御信号生成回路１１通信データ補正回路１４通信データ判定回路１５通信データ遅延回路

Claims

【特許請求の範囲】

【請求項１】入力基準信号を受けて第１の制御信号と
第２の制御信号を出力する制御信号生成回路と制御端子
が前記制御信号生成回路の第１の制御信号と接続され、
入力端子が入力情報信号と接続された第１の記憶手段と
制御端子が前記制御信号生成回路の第２の制御信号と接
続され、入力端子が入力情報信号と接続された第２の記
憶手段と第１の入力端子が前記第１の記憶手段の出力と
接続され、第２の入力端子が前記第２の記憶手段の出力
と接続された論理回路と直列に入力された情報を並列に
変換して出力する直列並列変換回路とを備えた同期式直
列情報受信装置において、前記制御信号生成回路の第１
の制御信号が第１の状態から第２の状態へ遷移する時間
より遅延して前記制御信号生成回路の第２の制御信号が
第１の状態から第２の状態へ遷移させるための遅延手段
を備えた事が特徴の同期式直列情報受信装置。
【請求項２】入力基準信号を受けて第１の制御信号と
第２の制御信号を出力する制御信号生成回路と制御端子
が前記制御信号生成回路の第１の制御信号と接続され、
入力端子が入力情報信号と接続された第１の記憶手段と
制御端子が前記制御信号生成回路の第２の制御信号と接
続され、入力端子が前記第１の記憶手段の出力と接続さ
れた第２の記憶手段と第１の入力端子が前記第１の記憶
手段の出力と接続され、第２の入力端子が前記第２の記
憶手段の出力と接続された論理回路と直列に入力された
情報を並列に変換して出力する直列並列変換回路とを備
えた同期式直列情報受信装置において、前記制御信号生
成回路の第１の制御信号が第１の状態から第２の状態へ
遷移する時間より遅延して前記制御信号生成回路の第２
の制御信号が第１の状態から第２の状態へ遷移させるた
めの遅延手段を備えた事が特徴の同期式直列情報受信装
置。
【請求項３】入力基準信号を受けて第１の制御信号と
第２の制御信号とを出力する制御信号生成回路と制御端
子が前記制御信号生成回路の第１の制御信号と接続さ
れ、入力端子が入力情報信号と接続された第１の記憶手
段と制御端子が前記制御信号生成回路の第２の制御信号
と接続され、入力端子が入力情報信号と接続された第２
の記憶手段と第１の入力端子が前記第１の記憶手段の出
力と接続され、第２の入力端子が前記第２の記憶手段の
出力と接続された論理回路と直列に入力された情報を並
列に変換して出力する直列並列変換回路とを備えた同期
式直列情報受信装置において、第１の記憶手段が前記入
力情報信号が入力端子に受け取る際、情報の伝達を遅延
させるための遅延手段を備えた事が特徴の同期式直列情
報受信装置
【請求項４】入力基準信号を受けて制御信号を出力す
る制御信号生成回路と制御端子が前記制御信号生成回路
の制御信号と接続され、入力端子が入力情報信号と接続
された第１の記憶手段と制御端子が前記制御信号生成回
路の制御信号と接続され、入力端子を持つ第２の記憶手
段と第２の記憶手段の出力と接続された論理回路と直列
に入力された情報を並列に変換して出力する直列並列変
換回路とを備えた同期式直列情報受信装置において、前
記第１の記憶手段の記憶内容を情報の伝達を遅らすため
の遅延手段を介して前記第２の記憶手段の入力端子に接
続した事を特徴の同期式直列情報受信装置。