JPS5910099B2

JPS5910099B2 - 多数決決定回路

Info

Publication number: JPS5910099B2
Application number: JP51129902A
Authority: JP
Inventors: 誠彦小池
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1976-10-27
Filing date: 1976-10-27
Publication date: 1984-03-07
Also published as: US4132975A; JPS5354403A

Description

【発明の詳細な説明】本発明はくりかえし直列的に受信されるデータから多数
決を取る回路に関する。

移動無線等においてディジタルデータを受信する場合、
フエージイング等の障害によりデータ転送を正確に行な
うことが困難である。

これを解決するために同一のデータをくりかえし送出し
、受信したデータ群から多数決をとつて一つのデータを
得ることが通常行なわれる。多数決をとるために従来行
なわれた方式はくりかえし回数だけのデータ量をシフト
レジスタ等に記憶し各データ語の対応するビットを同時
にとり出し多数決決定回路により゛０″、゛１ ″を
判定している。

この様な方法ではくりかえし回数に比例してシフトレジ
スタの量が増大すること、くりかえし回数が増大した場
合多数決決定回路の拡張が困難となること、といつた問
題点がある。本発明の目的は、データ語のくりかえし回
数が増大しても、ハードウェア量がそれほど増加せず容
易に変化に対応可能な多数決決定回路を提供することに
ある。本発明はくりかえし受信されるデータ語の途中結
果を記憶するシフトレジスタ群と、シフトレジスタ群の
出力を一方の加算入力とし、受信データをキャリ入力と
して加算する全加算器と、くりかえし回数に応じて加算
結果から゛ｏ″、゛１ ″を判定するためにバイアス
値を他方の加算入力に加えオーバーフローを起させキャ
リ出力より多数決出力を得るバイアス値を設定する手段
とかななり極めて簡単なハードウェアより構成されしか
もバイアス値を変更することによりくりかえし回数の変
更にも容易に対応可能な多数決決定回路が構成される。

次にこの発明を図面を参照して詳細に説明する。

第１図は発明の一実施例の構成を示すブロック図で、参
照数字１は全加算器、参照数字２はシフトレジスタ群、
参照数字３はバイアス設定手段、参照数字１０１は受信
データ入力を示し全加算器１のキャリー入力に接続され
る。参照数字１０２は、シフトレジスタ群２の出力を示
し、全加算器１の一方の加算入力に接続される。参照数
字１０３は全加算器１の加算出力を示し、シフトレジス
タ２の入力に接続される。参照数字３はバイアス値設定
手段を示し、参照数字１０４はバイアス値を示し全加算
器１の他方の加算入力に接続される。参照数字１０５は
多数決出力を示し全加算器１のキャリー出力より得られ
る。本発明の動作を説明するためにくりかえし回数３、
データ語長４、の場合を例に挙げる。

第２図に受信データの１列を示す。

第２図ではＤ１が受信データ系列を示しＣ１は基準クロ
ツクを示す。

この例ではデータ語、ゞ１０１１″が３回送出されたが
途中の雑音等の原因により第２回目のデータ語では３ビ
ツト目を誤り′１００１″と受信され第３回目で、は２
ビツト目を誤りゞ１１１１″と受信されたことを示す
。多数決の原理は受信データから対応するビツト位置を
比較し多い方を取りゞＯ″，Ｓ１″と判定する。これは
別の方法によれは受信したデータ語を全て各ビツトごと
に加算し加算結果がくりかえし数の半分より大ならＳ１
″小なら′Ｏ″としても同じ結果が得られる。第３図に
示した例では下式に示す様に３つのデータ語を加算し、
その結果−と比較し大きければゞ１″、小さければ′Ｏ
″とし、多数決した結果として′１０１１″が得られる
。

第３図に全加算器１のプロツク図を示した第３図におい
ては市販されている４ｂｉｔ全加算器（ＳＮ７４８３相
当）でありＡ１・・・Ａ４，Ｂｌ・・・Ｂ４はそれぞれ
第１，第２加算入力、Ｓ１・・・Ｓ４は加算出力、ＣＩ
はキヤリ入力、ＣＯはキヤリ一出力を示す。第４図にシ
フトレジスタ群２のプロツク図を示す。

１１，１２，１３，１４は全て同１の４ｂｉｔシフトレ
ジスタ（ＳＮ７４９４相当）でありＳＩはシリアル入力
、ＳＯはシリアル出力を示し、シフトクロツクとして基
準クロツクＣ１が入力される。

１０７はシフトレジスタのクリア端子を示す。

第５図にバイアス値設定手段３のプロツク図を示す３１
，３２，３３，３４はバイアス値を決めるスイツチ群で
あり、２１，２２，２３，２４はＡＮＤゲート群であり
、１０８は、ゲートコントロール入力でありゲートコン
トロール入力１０７によつてＡＮＤゲート群２１〜２４
が開きスイツチ群３１〜３４の値が第２加算入力１３１
〜１３４に設定される。スイツチ群は第５図ではＳｌ４
〃にバイアス値を設定してあることを示している。先の
例に挙げたデータを入力した場合の各部の動作を以下に
説明する。まずシフトレジスタ群２のクリア端子１０７
よりシフトレジスタをクリアする。又バイアス設定手段
３のゲートコントロール１０８を禁市しておく受信デー
タＤ１は全加算器１のキヤリ一入力１０１より入力され
る。全加算器１はキヤリ入力１０１、第１，第２加算入
力１０２，１０４を加算し加算出力１０３を出す。この
場合第１，第２加算入力１０２，１０４ともゞ０″であ
るので受信データＤ１がそのままシフトレジスタ群２の
シフトレジスタ１１に１クロツクごとにシフト入力され
る、第１語が入力された時点ではシフトレジスタ群２の
値は′１０１ビが保持されている。第２番目のデータ語
が入力された時はシフトレジスタ群２の出力１０２が加
算されるのでシフトレジスタ群２の値は′２０１２″と
なる。次に第３語が入力される時はバイアス値設定手段
３のゲートコントロール１０８がイネーブルされバイア
ス値′１４″が出力され全加算器１によりバイアス値も
加算される。バイアス値の設定法は全加算器のビツト長
をＫとすると下式で与えられる。Ｎ式中〔−〕はくりかえし数Ｎの半分を越えない最大整数
を示す。

この例では、Ｋ＝４，Ｎ＝３であるのでバイアス値＝１
６−１−１＝１４となる。

従つて第３回目のデータ語が入力されると加算は下式の
様に行なわれる。ローしキヤリ出力を起し求める多数決
出力が全加算器１のキヤリ一出力１０５より得られるこ
とがわかる。

以上例を用いて本発明の動作を詳しく説明した所でわか
る様に本発明では第１には多数決を得る方法として加算
器を用いたことで受信データを記憶するためのシフトレ
ジスタの容量が少なくてすむこと、すなわち従来の方式
ではＮ回×Ｍビツトであるのに対しＮＸｌＯｇ２Ｍビツ
ト（くＮＭ）ですむこと、第２には多数決判定を加算器
のキヤリ一出力をそのまま使用したので判定回路が不要
となつたこと、第３にバイアス値設定手段におけるバイ
アス値の設定を変更することで受信データのくりかえし
回数Ｎの変動にも容易に対応可能であること等の特徴を
有する。

尚、前記実施例の説明ではバイアス値の加算をデータ入
力最終回の加算時に同時行なつたがこれに限るものでは
ないことは今迄の説明から明らかである。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すプロツク図であ
る。第２図は本発明を説明するための受信データの一例であ
る。第３図は本発明を説明するための全加算器のプロツ
ク図である。第４図は本発明を説明するためのシフトレ
ジスタ群のプロツク図である。第５図は本発明を説明す
るためのバイアス値設定手段である。図において）１・
・・・・・全加算器、２・・・・・・シフトレジスタ群
、３・・・・・・バイアス値設定手段、１０１・・・・
・・受信データ入力、１０２・・・・・・シフトレジス
タ群出力、１０３・・・・・・加算出力、１０４・・・
・・・バイアス値出力、１０５・・・・・・多数決出力
、１０６・・・・・・基準クロツク入力、１０７・・・
・・・りセツト端子、１０８・・・・・・ゲートコント
ロール入力、Ａｌ，Ａ２，゛゛Ａ４・・・・・・第１加
算入力、Ｂｌ，Ｂ２，・・・Ｂ４・・・・・・第２加算
入力、Ｓｌ，Ｓ２，・・・Ｓ４・・・・・・加算出力、
ＣＯ・・・・・・キヤリ一入力、Ｃ４・・・・・・キヤ
リ一出力、ＳＩ・・・・・・シリアル入力、ＳＯ・・・
・・・シリアル出力、３１；〜３４・・・・・・スイツ
チ群、２１〜２４・・・・・・ＡＮＤゲート群。

Claims

【特許請求の範囲】

１データ語が直列にくりかえし受信されるシステムに
おいて、受信データ長に等しいシフトレジスタ群と、前
記シフトレジスタ群の出力を第一加算入力とする全加算
器と、バイアス値を前記全加算器の第２加算入力に設定
する手段とを含み、前記受信データを前記全加算器のキ
ャリ入力に接続し前記全加算器の加算出力を前記シフト
レジスタ群の入力に接続し、データが受信されるたびに
前記シフトレジスタ群の出力と加算し再び前記シフトレ
ジスタ群に入力し定められた回数だけ加算をくり回し、
かつバイアス値を加算した後、又は、最終加算時全加算
器のキャリ出力より多数決データを得ることを特徴とす
る多数決決定回路。