JPS58116824A

JPS58116824A - 多数決判定方式

Info

Publication number: JPS58116824A
Application number: JP21373581A
Authority: JP
Inventors: Hitoshi Shibayama; 芝山　仁
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1981-12-29
Filing date: 1981-12-29
Publication date: 1983-07-12
Also published as: JPH0245386B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ■発明の技術分野電子計算機やデジタル通信等データ処理の分野では、デ
ータの真偽をチェックする。のにしばしば多数決論理が
用いられる。

また、有線、無線を問わず回線品質が必ずしも良好でな
い回線を用いたデジタル伝送等においては、データを複
数回再送して各ビット毎の多数決をとり、多数決の結果
を正常なデータとしてデータ処理することがしばしば行
われる。

本発明は複数回再送されてきたデータについて。

ビット毎の多数決判定を行なって一つのデータをとり出
すようなデータ処理方式に関する。

■従来技術と問題点従来の多数決判定は、すでに整っている複数個のデータ
に対して多数決判定を行なって結果を得ようとする方式
が大勢を占めているため、この方式において結果を得る
ためには全データが整っていなければ多数決判定が行な
えず、従って全データを記憶しておくための記憶領域を
必要としていた。

■発明の目的本発明の目的は複数回再送されてくるデータをすべて記
憶しておくことなく、少ない記憶領域で多数決判定を行
う方式を提供することにある。

■発明の要旨本発明は多数決判定すべきデータが時間的にずれをもっ
て整う場合においてすべてのデータを記憶することなし
に、そのデータが入力された時点において１回前の結果
と比較して処理をしてしまうようにしたものである。

まず９本発明の詳細な説明する。

例えば次のようなデータ、”１０１０”、′１１００”
、”１０１０’″、”１０１０”、“１０１０１が再送
されてきたとする。

各データの第１ビツト目に注目してみると。

“Ｊ、”、“ｌ”、１０″、′ｌ”、“ｌ”となってお
り多数決の結果は“１”である。

ここでそれぞれのデータが送られてくる毎に各ビットの
“ｌ”の数を数え、第１ビツト目に１回以上、２回以上
、３回以上１１”があったら“１″をセットするような
レジスタをそれぞれレジスタＲＡＩ、　　レジスタＲＢ
１．　　レジスタＲＣＩとすると、上述のようなデータ
が送られてきた場合には。

第１回目のデータが送られてきた時点でレジスタＲＡ１
＝’″ｌ”、レジスタＲＢ　１　＝　”　０”、レジス
タＲＣ１＝“０″となる。

１＃！５回目のデータが送られてきた時点ではレジスタ
ＲＡ１＝″１′″、レジスタＲＢＩ−”１”。

レジスタＲＣ１＝１１”となる。

所定回数データが送られてきた時点でのレジスタＲＣＩ
の内容が多数決判定の結果となる。

■実施例の説明以下２図面により本発明の詳細な説明する。

第１図に本発明の実施例である多数決判定回路例を示す
。

尚、実施例は例えば４ビツトのデータが５回再送されて
くる場合の例である。

第１図において。

ＲＡはデータが送られてくる毎に各ビットの１１”を調
べ、各ビット毎に＠１”がｌｌｉ！１以上あれば、対応
するビット位置に“ｌ”をセットする４ビツトのレジス
タ。

ＲＢは各ビット毎に“ｌ”が２回以上あれば。

対応するビット位置に“１”をセットする４ビツトのレ
ジスタ。

ＲＣは各ビット毎に“１″が３回以上あれば。

対応するビット位置に“１′をセットする４ビツトのレ
ジスタである。

ＰＵは毎回のデータと１回前の結果を比較して３個のレ
ジスタを更新していく比較処理部である。

ＤＣはデータ・カウンタ、Ｄはデータである。

ａはデータ入力端子、ｂはデータカウント用りロフク端
子である。

尚、第２図、第３図でも第１図と同一記号は同じものを
示す。

ＩＪ１図の動作を第２図を参照しながら、説明する。

データ入力端子ａにｇＪ２図に示すデータが送られてく
るものとする。

即ち、第１回目にデータＤ″１０１０”が、Ｉ８２回目
にデータＤ“１１００”が、第３回目にデータＤ“０１
０１”が、第４回目にデータＤ“１００１”が、第５回
目にデータＤ″１１００″が送られてくると、比較処理
部ＰＵではデータＤが送られてくる毎に各データの各ピ
ッＦの“ｌ”を調べ、８８１回目のデータＤ″１０１０
”のときは。

レジスタＲＡに“１０１０”をセットする。

次に、Ｉ！２回目のデータＤ“１１００”を受信すると
、比較処理部ＰＵはレジスタＲＡには“１１１０″を、
またレジスタＲＢには“１０００”をセットする。

次に、１３回目のデータＤ“０１０１”を受信すると、
比較処理部ＰＵはレジスタＲＡには１１１１１”を、ま
タレジスタＲＢには”１１００″をセットする。

更に、１４回目のデータＤ“ｌｏｏビを受信すると、比
較処理部ＰＵはレジスタＲＡには“１１１１”を、また
レジスタＲＢには“１１０１”を、更にレジスタＲＣに
は“１０００”をセットする。

最後に、第５回目のデータＤ″１１００”を受信すると
、比較処理部ＰＵはレジスタＲＡには６１１１１″を、
またレジスタＲＢには“１１０１”を、更にレジスタＲ
Ｃには“１１００”をセットする。　このようにして５
回分のデータＤを処理し終るとレジスタＲＣに多数決判
定の結果が現れる。

即ち、このレジスタＲＣの内容″１１００’が各ビット
毎の多数決判定結果である。

尚、データ・カウンタＤＣは送られてくるデータＤが何
回目のデータＤであるかを識別するために、端子すに送
られてくるデータカウント用クロックを計数するもので
あり、その結果によって比較処理部ＰＵを制御したり２
判定終了信号（第５回目のデータ受信後）を発生したり
するものである。

この過程をフシ−チャートで示すとｊ８３図のようにな
る。

■はレジスタＲＡ、　ＲＢ、　ＲＣ，データ・カウンタ
ＤＣの初期状態を示す。

■は入力データＤとレジスタＲＢとのアンドをとり、更
にその結果とレジスタＲＣとのオアをとってレジスタＲ
Ｃに格納することを示す。

■は入力データＤとレジスタＲＡとのアンドをとり、更
にその結果とレジスタＲＢとのオアをとってレジスタＲ
Ｂに格納することを示す。

■は入力でとレジスタＲＡのオアをとりレジスタＲＡに
格納することを示す。

■はデータ・カウンタＤＣに１加算することを示す。

■は５凹入力データＤを受信したか否かをデータ・カウ
ンタＤＣの値によって判断することを示す。

比較処理部ＰＵの具体的回路としては１図示しないが、
各データＤ毎に、データ端子ａより入力されたデータＤ
とレジスタＲＢとアンドをとり。

その結果とレジスタＲＣとオアをとってレジスタＲＣに
格納し１次に入力データＤとレジスタＲＡのアンドをと
り、その結果とレジスタＲＢとオアをとってレジスタＲ
Ｂに格納し、最後に入力データＤとレジスタＲＡとオア
をとってレジスタＲＡに格納するように構成すれば良い
、。

■発明の効果以上述べたように本発明による多数決判定方式によれば
入力データをすべて記憶しておく必要がなく、記憶領域
を約半分に減らすことができる。

データの再送回数が２ｎ−１であるとき記憶領域はｎあ
ればよい。

また本発明をソフトウェアで実現する場合、各ビットご
とに分けて処理する必要がなく、そのソフトウェアが処
理可能なビット数分同時に処理することができ、かつハ
ードウェアで実現した場合と同様に記憶領域は全入力デ
ータを記憶する方式に比べ約半分ですむ。

【図面の簡単な説明】

１８１図は本発明の実施例である。第２図は４ビツトデータの多数決判定例。Ｉ！３図は１＠１図における５回再送データの多数決判
定の過程を示すフローチャートである。１１！１図において。ＲＡ、ＲＢ、ＲＣはレジスタ、ＰＵは比較処理部ＤＣは
データ・カウンタである。第　１　圀８２　図８３　図

Claims

【特許請求の範囲】（２ｎ−１）回再送されてくるデータの多数決判定方式
において。データを構成している各ビット毎にそのビットが１回以
上からｎ回置上″１”であることをそれぞれ記憶するｎ
個のレジスタと。毎回のデータと１回前の結果を比較してｎ個のレジスタ
を更新していく回路と。送られてきたデータの回数を数えるカウンタとを備え。カウンタが（２ｎ−１）となったとき、０回以上“１”
であることを記憶するレジスタの内容が各ビット毎の多
数決判定の結果となることを特徴とする多数決判定方式
。