JPS62209652A - アクセスプライオリテイ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、多段に従属接続した複数のアクセス要求の優
先順位決定回路におけるプライオリティ制御方式におい
て、上記各優先順位決定回路が゛夫々時機的に有効にア
クセス処理装置のとジーをチェックしてアクセス要求の
選択決定を行なうことにより、各段のアクセス要求装置
のアクセス要求がアクセス処理装置にてアクセス待ちと
なるのを防止できるようにしたものである。

〔産業上の利用分野〕

本発明は情報処理システム等における多段に従属接続し
たアクセス要求装置のアクセス要求の優先順位決定回路
におけるプライオリティ制御方式〔従来の技術〕 情報処理システムにおいては、アクセス処理装置の例と
してメモリアクセス処理装置（以下ＭＣＵという）があ
り、アクセス要求装置としては中央処理装置（以下ＣＰ
Ｕという）やチャンネル処理装置（以下ＣＨＰという）
がある。ＣＰＵはＣＨＰに比べ処理時間が重要であるた
め、先に本願の出願人は特開昭５７−１６４３３８号公
報に示す多段に従属接続したアクセス要求の優先順位決
定回路を提案した。上記発明は多数のアクセス装置が発
するアクセス要求の内のただ１つのアクセス要求を選択
決定する回路に関するものであり、選択されたアクセス
要求が先行のアクセス要求によるビジー（アクセス処理
中）で待ち状態となることに対する処置まで考慮するも
のではなかった。

その理由はＭＣＵにおいて、メモリ素子が高速化し、ア
クセス処理においてパイプライン制御が行なわれ処理効
率が向上するとアクセス処理の種類によってはビジーチ
ェックないしはアクセス要求の選択決定中に既にビジー
解除となる場合も発生して、かえってムダな空き時間を
作ってしまう結果となるためであった。

〔発明が解決しようとする問題点〕

しかしながら上記従来のようにビジーチェックを考慮し
ないと、上記と別な種類のアクセス処理においてはせっ
かく選択されたアクセス要求が、アクセス処理装置にお
いて先行するアクセス要求によるビジー状態で禁止され
る場合が発生し、そのアクセス要求を発したアクセス要
求装置にアイドルタイムを作ることになって、スループ
ットが低下するという問題点があった。

また、前段の優先順位決定回路で選択決定されたアクセ
ス要求は多数のアクセス要求がしぼられたものであるか
ら、後段の優先順位決定回路において優先度が高くなる
ように選択決定がなされており、また後段になるほど処
理時間が重要なアクセス要求装置が接続されているから
、前段のアクセス要求が待たされることは、後段のアク
セス要求装置のアクセス要求も待たされることになり、
その処理能力を低下させることになるという問題点があ
った。

本発明は、上記問題点を解決するためになされたもので
あって、多段に従属接続されたアクセス要求の優先順位
決定回路において、前段の優先順位決定回路のアクセス
要求がアクセス処理装置でビジー状態で待たされる確率
を下げ、各アクセス要求装置のスルーブツトを良化させ
てその処理能力を向上させるためのアクセスプライオリ
ティ制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

本発明における上記目的を達成するだめの手段は、第１
図の原理説明用のブロック図に示すように、多段に従属
接続したアクセス要求の優先順位決定回路４が夫々時機
的に有効なアクセス処理装置３のビジーをチェックして
上記アクセス要求の選択決定を行なうようにしたことで
ある。

〔作用〕

第１図に示す終段の優先順位決定回路４はアクセス処理
装置３に最、も近く、決定されたアクセス要求が直ぐに
届くのでマシンサイクル単位でとジ−チェックが可能で
あるが、前段の優先処理決定回路４になればプリント板
実装も別になり、アクセス処理装置３とのクロック周期
の相違や選択決定処理時間も加わって、これら物理的条
件のために選択決定されたアクセス要求がアクセス処理
装置３に届くまで時間がかかる。このため上記前段の優
先順位決定回路４は上記ビジーと異なる時機的に有効な
どジー、即ち上記時間を差し引いてもまだビジーが続く
と思われるビジーをチェックして、そのビジーが無いと
きにアクセス要求を選択決定するようにしたので、前段
におけるアクセス要求がアクセス処理装置３のビジーに
より待ちになる確率を減少させることができる。

〔実施例〕

以下に本発明を図面と実施・例により詳細に説明する。

第２図は本発明の詳細な説明用のブロック図、第３図は
ビジー制御部のブロック図である。

まず本発明を通用する情報処理システムと優先順位決定
回路の構成を説明する。第２図において、情報処理シス
テムはアクセス要求装置である複数のＣＰＵ１と、同じ
くアクセス要求装置である複数のＣＨＦ２がメモリアク
セス処理を行なうアクセス処理装置３に対しアクセス要
求（以下ＲＥＱ）を発してメモリアクセスを行なうもの
である。これらＲＥＱは競合するので優先順位決定回路
４゜４′が２段に従属接続されて介設されている。終段
の優先順位決定回路４′にはアクセス時間が重要なＣＰ
ＵＩが接続され、前段の優先順位決定回路４にはアクセ
ス時間が比較的重要でないＣＨＦ２が接続され、ここで
ＣＨＦ２のＲＥＱは１つにしぼられて終段の優先順位決
定回路４′へ入力される。上記入力されたＲＥＱは多数
のＣＨＰ　２のＲＥＱがしぼられているので、優先順位
決定回路４′では高い優先レベルで選択決定がなされる
。

アクセス処理装置３はアクセス処理を部分操作に分解し
て、部分操作の時間間隔で複数のアクセス処理を同時進
行させるパイプライン５と、バンク構成のバ・７フアメ
モリ６と、アクセスアドレスからバッファメモリ６にア
クセスデータが在るか照合するタグ７と、各段の優先順
位決定回路４．４′の夫々において時機的に有効などジ
ー信号を上記バンクに対応して発するビジー制御部８な
どから構成される。優先順位決定回路４．４′は夫々優
先処理ボート部９．９′に属している。この優先処理ボ
ート部９．９′にはそれ以外に各アクセス要求装置１．
２に対応してＲＥＱやアクセスアドレスをラッチするレ
ジスタ１０と、アクセス処理装置３から発せられるビジ
ー信号をバンクに対応して　ランチするフリップフロッ
プ１１などから構成されている。優先順位決定回路４．
４′はＲＥＱと共に送られたアクセスアドレスから上記
フリップフロップ１１を見て該当のハ゛ンクがビジーな
らＲＥＱ選択決定を行なわずビジーで無い場合にのみＲ
ＥＱ選択決定を行なう。

次にビジー制御部８の構成を述べる。第３図に示すｌバ
ンク分のビジー制御部８は、優先処理ボート９′　（以
下Ｐボート部９′）からの選択決定されたＲＥＱおよび
゛パイプライン５からのライト指令を受けて該Ｐポート
部９′に該当バンクのビジー信号を発する第１のＰ用バ
ンクビジー送出論理回路１２と、ＲＥＱと共に送出され
る制御情報および上記ライト指令に基づいて制御部セン
ト論理回路１３を介してビジー信号の送出時機の制御信
号を発する制御部１４と、制御部Ｉ４の制御信号により
Ｐボート部９′に該当バンクのビジー信号を発する第２
のＰ用バンクビジー送出論理回路１５と、前段の優先処
理ボート（以下ＣＰボート）９に該当バンクのビジー信
号を発するＣＰ用バンクビジー送出論理回路１６などか
ら構成される。

第１のＰ用バンクビジー送出論理回路１２と第２のＰ用
バンクビジー送出論理回路１５とから発せられるバンク
ビジー信号は、オアゲート１７を介してＰボート部９′
へ送出される。制御部１４はアクセスが後記するパーシ
ャルストアのときセットされるＰＳＴフリップフロップ
（ＰＳＴ−ＦＦ）１４ａと、フルストアのときセットさ
れるＦＳＴフリップフロフプ（ＦＳＴ−ＦＦ）１４ｂと
、同様にカウンタ値がセットされ、続いて周期τ１のア
クセス処理用のクロックをカウント値“３”まで必要な
間サイクリックにカウントする制御カウント１４Ｃなど
から構成される。なおパイプライン制御においては部分
操作の時間間隔で２つ以上のアクセス処理が同時進行す
ることもあるので、制御部は各アクセス処理に対応して
制御部１４゜１４’のように複数設けられる場合もある
。この場合の上記制御部１４．１４’からの制御信号は
、オアされて各バンクビジー送出論理回路１５．１６へ
送出される。

以上のように構成された本実施例の作用を第２図、第３
図を参照し、第４図ないし第６図に基づいて説明する。

第４図ないし第６図は各アクセス処理毎のビジー信号の
送出論理を示すタイムチャートである。第２図のＣＰボ
ート部のクロック周期で２はアクセス処理用のクロック
周期τ１の２倍（τ２＝２τ１）になっており、互いに
同期しているものとする。またＰボート部９′のビジー
チェックからアクセス処理装置へＲＥＱが届くまでの到
達時間がτ１以内であり、ＣＰボート部９のその到達時
間は２τ１　（τ２）以内であると仮定する。上記アク
セス処理装置３のアクセス処理にはフェッチとフルスト
アとパーシャルストアがある。フェッチはバッファメモ
リからの読み出しくリード）であり、フルストアとはバ
ッファメモリへの書き込み（ライト）であり、パーシャ
ルストアとはたとえば８バイトのデータをリードしその
１部のバイトのデータを書き換えてライトするものであ
る。本実施例においてリード、ライトは３τ１以内に終
了する。ビジー制御部８から各ボート部９，９′へ発せ
られるビジー信号は夫々上記到達時間が考慮され、各ボ
ート部９，９′毎にまたバンク毎に、時機的に有効な信
号として以下のビジー値表のようにコード化して作成さ
れる。

第４図（イ）、（ロ）のタイムチャートはフェッチの場
合のビジー信号送出論理を示し、（イ）はＰボート部９
′からのＲＥＱがＣＨＦ２のクロック即ちＣＰボート部
のクロックと同期して制御部８に受入れられた場合（以
下ＥＶＥＮの場合と記す）、（ロ）はそれよりτ１だけ
遅れて受入れられた場合（以下ＯＤＤの場合と記す）で
ある。

フェッチの場合はＰＳＴ−ＦＦ　１４ａ、ＦＳＴ−ＦＦ
１４ｂはクリアのままでセットされず、制御カウンタ１
４ｃが“２１にセットされ、制御カウンタ１４Ｃは以後
クロックをカウントして“３″から“０”に戻る。ＥＶ
ＥＮ、ＯＤＤの各場合についてビジー制御部８は図示の
如く、各ポート部９．９′に対し夫々最も有効な時機を
判定してビジー値を決定する。Ｐボート部９′用バンク
ビジー信号は、マシンサイクルｖ１毎にビジー値が決定
され、ＲＥＱを受付けてから一番最初のビジー値は、制
御部のセット状態が確定していないので、第１のバンク
ビジー送出論理回路１２によりＲＥＱ情報から判定され
て決定される。二番目以降のビジー値は第２のバンクビ
ジー送出論理回路１５でＯ印図示のアンド条件に従って
決定される。図中・・・はクリア状態を“は論理値を示
す。ＣＰ用バンクビジー信号はＣＨＦ２のクロック即ち
ＣＰボート部９のクロックに同期して２τｌ毎に決定さ
れる。第４図（イ）においてフェッチはリードを伴い、
ｔ２にはＲＥＱを入力することが可能であるから、Ｐポ
ート部９′に対してはリードを伴うアクセス（フェッチ
、パーシャルストア）禁止（“０１”）を送出するが、
ＣＰボート部９に対してはｔ３でビジーとしても、ＲＥ
Ｑが到達するのはｔ５以降であってすでにビジーを税し
たときであるから、ノービジー（“００”）を送出する
。

第４図（ロ）においても同様に、ＣＰボート部９に対し
てアクセスを禁止できるのは、既にビジーを税したｔ６
以降のＲＥＱに対してであるから、同様にノービジー（
“００”）を送出する０以上のように、ビジー制御部８
は各ボート９．９’に対し時機的に有効なビジー信号を
送出することができる。

第５図（イ）、（ロ）のタイムチャートはフルストアの
場合のビジー信号送出論理を示す。フルストアにおいて
は、ＲＥＱを受けてタグ７の参照などのため２τ１の時
間を要した後に、パイプライン５からライト指令が送出
され、それからτ１の時間の後に３τ１のマシンサイク
ルでライトが終了する。まずＰボート部９′からのＲＥ
Ｑを受付けると、制御部１４のＦＳＴ−ＦＦ１４ｂがセ
ットされ、制御カウンタが“２”にセットされる。

ＦＳＴ−ＦＦ　１４　ｂは制御カウンタが０”になると
きリセットされる。ビジー信号はビジー値が異なる以外
は最初フェッチと同様に制御され、続いてライト指令を
受けると制御カンウタは“Ｏ”から“２”ヘセットされ
る。Ｐボート部９′用のバンクビジー信号は最初の第１
のＰ用バンクビジー送出論理回路１２において、ＲＥＱ
を受けてτ１の間、全アクセスの禁止（ビジー値“１１
″）が決定され、以下制御８の制御信号のＯ印のアンド
条件により、第２のＰ用バンクビジー送出論理回路１５
において、ビジー値“１１”、“Ｏｌがマシンサイクル
τ１に同期して決定される。続いてライト指令を受けて
、第１のＰ用バンクビジー送出論理回路１２において、
ビジー値“Ｏｌ”が決定され、その後は第２のＰ用バン
クビジー送出論理回路１５において、マシンサイクルτ
１に同期して、ビジー値“Ｏｌ”、“００”が決定され
終了する。ＣＰボート部９用のバンクビジー信号は、フ
ェッチの場合と同様にＣＰボート部９のクロックに同期
して、かつＲＥＱの到達時間を考慮して制御部８からの
制御信号のＯ印のアンド条件に従い、ビジー値は“０１
”、“００”と決定される。ＥＶＥＮの場合とＯＤＤの
場合では、ＣＰボート９のクロックと同期させてビジー
信号を送出するため、フェッチの場合と同様に上記アン
ド条件が異なっている。

第６図（イ）、（ロ）のタイムチャートはパーシャルス
トアの場合のビジー信号送出論理を示す。

前述したようにパーシャルストアはリードを行ない、一
部データを書き換えてライトするものであるから、フェ
ッチの場合とフルストアの場合とが連続した様に制御さ
れる。制御カウンタ１４ｃはＲＥＱを受けて１１”にセ
ットされ、ライト指令があると“２”にセットされ、作
動中はサイクリックに“３″までクロックをカウントす
る。ＰＳＴ−ＦＦ１４ａはＲＥＱを受けてセットされ、
制御カウンタ１４ｃが２度目に“Ｏ”になるときリセッ
トされる。ＦＳＴ−ＦＦ　１４　ｂは制御カウンタ１４
Ｃが２度目に“ｌ”になるときセットされ２度目に“０
”になるときリセットされる。以上の制御信号により図
示のアンド条件やＲＥＱ、　ライト指令によってフェッ
チおよびフルストアの場合と同様（ビジー値は異なる）
にビジー値が決定される。

ビジー制御部８からの上記各ビジー信号は各ポート部９
．９’のバンク毎のフリップフロップにラッチされ、ビ
ジー値が“１１”、“１０”。

“０１”であればその意味に従って、該当のアクセス要
求の選択決定を禁止をしたり、上記ビジー値の送出がな
いかまたはビジー値が“００”となったとき、アクセス
要求の選択決定を行なってＲＥＱなどを送出する。

なお、本発明は以上の実施例に限るものではなく、本発
明の主旨に従って種々の変形、適用が可能である。例え
ば、第３図の制御部１４のフリップフロップやカウンタ
の値をそのまま各優先順位決定回路４．４′に共通に供
給し、バンクビジー送出論理回路１５．１６相当の回路
を各優先順位決定回路４，４′の側に設けるようにして
もよい。

〔発明の効果〕

以上に述べたように本発明によれば、多段に従尾接続さ
れたアクセス要求の優先順位決定回路に゛おけるプライ
オリティ制御方式において、アクセス処理装置が各段の
優先順位決定回路に時機的に育効なビジー信号を送出し
て、これを各段でチェックを行なってアクセス要求の処
理を行なうので、アクセス要求装置のアクセス要求がア
クセス処理装置でビジー待ちとなる確率が減り、その結
果他のアクセス要求の待ちも減少することができ、各ア
クセス要求装置のスループットを良化させ処理能力を向
上させる効果がある。

【図面の簡単な説明】

第１図は本発明の原理説明用のブロック図、第２図は本
発明の詳細な説明用のブロック図、第３図はビジー制御
部のブロック図、第４図（イ）、（ロ）はフェッチの場
合のとジー信号送出論理を示すタイムチャート、第５図
（イ）、（ロ）フルストアの場合のビジー信号送出論理
を示すタイムチャート、第６図（イ）、（ロ）はパーシ
ャルストアの場合のビジー信号送出論理を示すタイムチ
ャートである。 １・・・アクセス要求装ｆ（ＣＰＵ） ２・・・アクセス要求装置（ＣＨＰ） ３・・・アクセス処理装置（メモリアクセス処理装置）
４．４′・・・優先順位決定回路 （イＩ　　ＥＶＥＮの４合 （ロ）ＯＤＤの４合 フェフ斗の１−手のビジー信号送ＸＵ ｔ示ずタイム今イード 第４図 （イ）ＥＶＥＮの場合 （ロ）ＯＤＤの場合 フルストアの場合のごンー送出論理 を示ずタイム＋イード 第５図

Claims (1)

【特許請求の範囲】
1. 多段に従属接続された複数のアクセス要求の優先順位決
   定回路（４）が夫々時機的に有効にアクセス処理装置（
   ３）のビジーをチェックして上記アクセス要求の選択決
   定を行うことを特徴とするアクセスプライオリティ制御
   方式。