JPS5914183A - 記憶装置の選択回路 - Google Patents
記憶装置の選択回路Info
- Publication number
- JPS5914183A JPS5914183A JP12331382A JP12331382A JPS5914183A JP S5914183 A JPS5914183 A JP S5914183A JP 12331382 A JP12331382 A JP 12331382A JP 12331382 A JP12331382 A JP 12331382A JP S5914183 A JPS5914183 A JP S5914183A
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- address
- selection signal
- transmission line
- main storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は検数の記憶装置を有する重子１１鏝機のアド
レス決定に関するものである。
レス決定に関するものである。
第１図は電子計算機システムの構成の一部を示すブロッ
ク図で、ｔｌｌｉｄ中央処理装置ｆ、＋２１はチャネル
制御装置、（３）はメモリ制御装置、（４ａ）、（４ｂ
） ｌ’：Ｊ、各々主記憶装置を示しく４ａ）、（４ｂ
） ’！！ｌ−総称する場合の符号は（４）とする。
ク図で、ｔｌｌｉｄ中央処理装置ｆ、＋２１はチャネル
制御装置、（３）はメモリ制御装置、（４ａ）、（４ｂ
） ｌ’：Ｊ、各々主記憶装置を示しく４ａ）、（４ｂ
） ’！！ｌ−総称する場合の符号は（４）とする。
第１図のように主記憶装置ｉｔ ＋４１の台数は請求さ
れるシステムの容量によって定捷るので、メモリ制御装
置（３）は中央処理装置山やチャネル制御装置（２１に
よって指定される主記憶アドレスに従っていずれか１つ
の主記憶装置（４）全指定しなければならないＯ 第２図は従来のメモリ制御装置と各主記憶装置によるア
ドレス決定方法を示すブロック図で、オ１図と同一符号
は同一部分を示し、（６）はデータ転送用信号線、（７
）はアドレス用信号線、（８ａ） 、 （８ｂ） 。
れるシステムの容量によって定捷るので、メモリ制御装
置（３）は中央処理装置山やチャネル制御装置（２１に
よって指定される主記憶アドレスに従っていずれか１つ
の主記憶装置（４）全指定しなければならないＯ 第２図は従来のメモリ制御装置と各主記憶装置によるア
ドレス決定方法を示すブロック図で、オ１図と同一符号
は同一部分を示し、（６）はデータ転送用信号線、（７
）はアドレス用信号線、（８ａ） 、 （８ｂ） 。
（８ｃ）、（８ｄ）、（８ｅ） は各々アドレス設定
スイッチ、（９ａ）、（９ｂ）、（９ｃ）、（９ｄ）、
（９ｅ） は各々比較器であり、２つの入力信号が同
一の場合にゲートをＯＮにする。捷た（１０）はオア回
路である。但し主記憶装置（４ａ）の記憶容量はＮワー
ド、主記憶装置（４ｂ）の記憶容量は４Ｎワードとする
。
スイッチ、（９ａ）、（９ｂ）、（９ｃ）、（９ｄ）、
（９ｅ） は各々比較器であり、２つの入力信号が同
一の場合にゲートをＯＮにする。捷た（１０）はオア回
路である。但し主記憶装置（４ａ）の記憶容量はＮワー
ド、主記憶装置（４ｂ）の記憶容量は４Ｎワードとする
。
次に第２図に示す装置の動作について説明する。
各主記憶装置（４）のアドレス設定は主記憶装置（４１
を実装する際に該アドレス設定スイッチ（８１に例えば
３ビツトの」１位アドレスを設定するものであればアド
レス設定スイッチ（８ａ）には’ｏｏｏ’を、同（８ｂ
）には’００１’というようにアドレス番号を人手によ
り設定する。（８０）、（８ｄ）、（８ｅ） には各
々’０１０’ 、 ’ ０１１’ 、 ’ １００’
が設定される。
を実装する際に該アドレス設定スイッチ（８１に例えば
３ビツトの」１位アドレスを設定するものであればアド
レス設定スイッチ（８ａ）には’ｏｏｏ’を、同（８ｂ
）には’００１’というようにアドレス番号を人手によ
り設定する。（８０）、（８ｄ）、（８ｅ） には各
々’０１０’ 、 ’ ０１１’ 、 ’ １００’
が設定される。
次にメモリ制御装置（３１からは主記憶アドレス情報を
アドレス信号線（７）に出力し、そのうち上位の３ビツ
トが比較器（９ａ）〜（９ｅ）に並列に入力される。主
記憶装置（４）内の特定のワードにアクセスする目的で
なく、いずれかの主記憶装置（ｓａ）、（４ｂ）の内容
を総体として転送するような場合にはアドレス信号線（
７）上の信号は主記憶装置を識別するための３ビツトだ
けでよい。各比較器では入力されるアドレス情報と各ス
イッチに設定された数値とを比較し、一致したときのみ
データの送受信を可能にする論理「ｌ」の信号を送出す
る。オア回路（ｌＯ）の入力のいずれかが論理「ｌ」と
なるとオア回路ｆ１０１の出力によって主記憶装置（４
ｂ）が選択される。
アドレス信号線（７）に出力し、そのうち上位の３ビツ
トが比較器（９ａ）〜（９ｅ）に並列に入力される。主
記憶装置（４）内の特定のワードにアクセスする目的で
なく、いずれかの主記憶装置（ｓａ）、（４ｂ）の内容
を総体として転送するような場合にはアドレス信号線（
７）上の信号は主記憶装置を識別するための３ビツトだ
けでよい。各比較器では入力されるアドレス情報と各ス
イッチに設定された数値とを比較し、一致したときのみ
データの送受信を可能にする論理「ｌ」の信号を送出す
る。オア回路（ｌＯ）の入力のいずれかが論理「ｌ」と
なるとオア回路ｆ１０１の出力によって主記憶装置（４
ｂ）が選択される。
このような従来の方法ではアドレス番号設定を人手によ
り行うため設定ミスを犯しやすく、かつ、蝮数個のアド
レス設定スイッチ（８）や比較器（９）が必要となり製
作工数の増大、コスト高になる欠点があり、この傾向は
主記憶装置（４）の台数の増加に伴がい増大した。
り行うため設定ミスを犯しやすく、かつ、蝮数個のアド
レス設定スイッチ（８）や比較器（９）が必要となり製
作工数の増大、コスト高になる欠点があり、この傾向は
主記憶装置（４）の台数の増加に伴がい増大した。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、選択信号伝送線に対し容土記憶装
置を縦続して接続し、この縦続の接続順位により自動的
にアドレス範囲を決定することにより設定スイッチを必
要としない記憶装置の選択回路を提供することを目的と
している。
めになされたもので、選択信号伝送線に対し容土記憶装
置を縦続して接続し、この縦続の接続順位により自動的
にアドレス範囲を決定することにより設定スイッチを必
要としない記憶装置の選択回路を提供することを目的と
している。
以下、図面についてこの発明の詳細な説明する。
第３図はこの発明の一実施例を示すブロック図で、第１
図、第２図と同一符号は同−又は相当部分を示し、圓は
選択信号伝送線、０りは加算器、０３）はアンド回路で
ある。但し主記憶装置（４ａ）内の回路の符号には末尾
にａを（４ｂ）内の回路の符号には末尾にｂをそれぞれ
付加しである。
図、第２図と同一符号は同−又は相当部分を示し、圓は
選択信号伝送線、０りは加算器、０３）はアンド回路で
ある。但し主記憶装置（４ａ）内の回路の符号には末尾
にａを（４ｂ）内の回路の符号には末尾にｂをそれぞれ
付加しである。
次にこの発明の動作について説明する。メモリ制御装置
（３）から選択信号伝送線（１，１通じて送られてくる
選択信号は３ビツトであれば初期値を常に’ｏｏｏ’と
固定する。又、加算器ａうは選択信号を入力し、一定値
全加算した選択信号を出力する。即ち、各加算器の加数
を同じ’ ００１’とすれば選択信号線（１１）の選択
信号は（ｌｌａ ）でｆｉ ’ ０００’ 、 （１ｌ
ｂ）では’ ００１’ 、（ｌｌｃ）では’ ｏｉｏ’
となる。又、上記カ日数が各加算器ごとに異なれば
、例えば加算器（１２ａ）では’ ００１’を、加算器
（ｘ２ｂ）では’１００’を加算するとすれば（ｌｌａ
）では’ ｏｏｏ’ 、 （ｌｌｂ）では’ ００１
’ 、 （ｌｌｃ）では’ １０１’となる。 父、比
較器（９）は左右において動作が異なり、（ｑａ）、（
９ｃ）は（アドレス人力（７））≧（選択信号人力旧）
）のとき論理ｒｔＪの信Ｊｉ４ｉを出力し、（９ｂ）、
（９ｄ）は（アドレス入力）＜（選択信号人力）のとき
に論理［１−１の信号を出力する。従って選択信号伝送
線引）の選択信号が（ｌｌａ）は’ ｏｏｏ’、（ｔｉ
ｂ）は’００１’ 、 （ｌｌｃ）は’ １０１’の場
合を例（ｌことればアドレス信号線から来るデータアド
レスが’０１１’の場合、主記憶装置（４ａ）の比較器
（９ａ）は’０１１’≧’０（１０’で条件を満足し論
理ｒｘＪの信号全出力するが、比較器（９ａ）は０１１
＞ ００１であり満足せず出力しない。従ってアンド
回路（１３ａ）からの出力はない。一方、主配憶装置（
４ｂ）では比較器（９Ｃ）は０１１≧００１で満足し、
比較器（９ｄ）でも０１１（１０１で満足するのでアン
ド回路（ｘ３ｂ）から論理「ｌ」の信号を出力しデータ
の転送を竹うことができる。
（３）から選択信号伝送線（１，１通じて送られてくる
選択信号は３ビツトであれば初期値を常に’ｏｏｏ’と
固定する。又、加算器ａうは選択信号を入力し、一定値
全加算した選択信号を出力する。即ち、各加算器の加数
を同じ’ ００１’とすれば選択信号線（１１）の選択
信号は（ｌｌａ ）でｆｉ ’ ０００’ 、 （１ｌ
ｂ）では’ ００１’ 、（ｌｌｃ）では’ ｏｉｏ’
となる。又、上記カ日数が各加算器ごとに異なれば
、例えば加算器（１２ａ）では’ ００１’を、加算器
（ｘ２ｂ）では’１００’を加算するとすれば（ｌｌａ
）では’ ｏｏｏ’ 、 （ｌｌｂ）では’ ００１
’ 、 （ｌｌｃ）では’ １０１’となる。 父、比
較器（９）は左右において動作が異なり、（ｑａ）、（
９ｃ）は（アドレス人力（７））≧（選択信号人力旧）
）のとき論理ｒｔＪの信Ｊｉ４ｉを出力し、（９ｂ）、
（９ｄ）は（アドレス入力）＜（選択信号人力）のとき
に論理［１−１の信号を出力する。従って選択信号伝送
線引）の選択信号が（ｌｌａ）は’ ｏｏｏ’、（ｔｉ
ｂ）は’００１’ 、 （ｌｌｃ）は’ １０１’の場
合を例（ｌことればアドレス信号線から来るデータアド
レスが’０１１’の場合、主記憶装置（４ａ）の比較器
（９ａ）は’０１１’≧’０（１０’で条件を満足し論
理ｒｘＪの信号全出力するが、比較器（９ａ）は０１１
＞ ００１であり満足せず出力しない。従ってアンド
回路（１３ａ）からの出力はない。一方、主配憶装置（
４ｂ）では比較器（９Ｃ）は０１１≧００１で満足し、
比較器（９ｄ）でも０１１（１０１で満足するのでアン
ド回路（ｘ３ｂ）から論理「ｌ」の信号を出力しデータ
の転送を竹うことができる。
なお上記実施例では主記憶装置の選択について示したが
他の記憶装置の選択に用いても上記同様の効果を奏する
。
他の記憶装置の選択に用いても上記同様の効果を奏する
。
以」−のようにこの発明によれば主記憶装置をシステム
に接続するだけで自動的に該装置のアドレス番号を決定
できるので従来の装置のように人手によるアドレス設定
を行わずにすみ信頼性が向上し、かつ、アドレス設定ス
イッチ等を省略できるので安価な装置を供給できること
になる効果がある。
に接続するだけで自動的に該装置のアドレス番号を決定
できるので従来の装置のように人手によるアドレス設定
を行わずにすみ信頼性が向上し、かつ、アドレス設定ス
イッチ等を省略できるので安価な装置を供給できること
になる効果がある。
第１図は電子計算機システムの構成の一部を示ずフ【コ
ック図、３・２図は従来のアドレス決定方法を小すブロ
ック図、第３図はこの発明の一実施例を示すブロック図
である。 ｔｉｔ・・・中央処理装置、（２）・・・チャネル制御
装置、（３）・・・メモリ制御装置、（４１・・・主記
憶装置、（６１・・・データ用１ｇ号線、（７）・・・
アドレス用伯号線、（８）・・・アドレス設定スイッチ
、（９）・・・比較器、旧］・・・選択信号伝送線、０
す・・・加算器、（圃・・・アンド回路。 なお、各図中同一符号は同−又は相当部分を示す。 イＶ 引船 人 Ｍ’ｌｆ 信
−第１図 １
ック図、３・２図は従来のアドレス決定方法を小すブロ
ック図、第３図はこの発明の一実施例を示すブロック図
である。 ｔｉｔ・・・中央処理装置、（２）・・・チャネル制御
装置、（３）・・・メモリ制御装置、（４１・・・主記
憶装置、（６１・・・データ用１ｇ号線、（７）・・・
アドレス用伯号線、（８）・・・アドレス設定スイッチ
、（９）・・・比較器、旧］・・・選択信号伝送線、０
す・・・加算器、（圃・・・アンド回路。 なお、各図中同一符号は同−又は相当部分を示す。 イＶ 引船 人 Ｍ’ｌｆ 信
−第１図 １
Claims (1)
- 杓数台の配憶装置が接続され得る′ボ子計算機が任意の
ｄピ憶装置を選択するための記憶装置の選択回路におい
て、選択信号を伝送する選択信号伝送線に対し上記複数
台の記憶装置の各記憶装置を互に縦続する手段と、上記
選択信号伝送線によって入力され当該記憶装置上位アド
レスの最低値を示す選択信号に上記当該記憶装置内にお
ける上記上位アドレスの範囲を示す数値を加え次段の記
憶装置の上位アドレスの最低値を示す選択信号として選
択信号伝送線によって上記次段の記憶装置に出力する手
段と、上記被数の谷記憶装置に並列に同一のアドレス１
６号を入力する手段と、上記各記憶装置において入力さ
れるアドレス信号の上位アドレスが上記選択信号伝送線
によって入力される選択信号と上記選択信号伝送線から
出力する選択信号の示す値の範囲内にある場合のみ当該
記憶装置を選択する手段とを備えたことを特徴とする記
憶装置の選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12331382A JPS5914183A (ja) | 1982-07-15 | 1982-07-15 | 記憶装置の選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12331382A JPS5914183A (ja) | 1982-07-15 | 1982-07-15 | 記憶装置の選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914183A true JPS5914183A (ja) | 1984-01-25 |
Family
ID=14857454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12331382A Pending JPS5914183A (ja) | 1982-07-15 | 1982-07-15 | 記憶装置の選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914183A (ja) |
-
1982
- 1982-07-15 JP JP12331382A patent/JPS5914183A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4573137A (en) | Adder circuit | |
| US4870571A (en) | Intercomputer communications based on message broadcasting with receiver selection | |
| EP0118781A2 (en) | Control flow parallel computer system | |
| US4035780A (en) | Priority interrupt logic circuits | |
| US5289156A (en) | Data coupling arrangement | |
| JPS5914183A (ja) | 記憶装置の選択回路 | |
| JP2744724B2 (ja) | データフロー型システムにおけるパケット収集回路 | |
| JPS6238975A (ja) | 自己相関装置 | |
| US4803649A (en) | Modulo-2-adder for the logic-linking of three input signals | |
| EP1151383B1 (en) | Content addressable memory addressable by redundant form input data. | |
| US7024618B2 (en) | Transmission error checking in result forwarding | |
| US5821850A (en) | Method and apparatus for comparing magnitude of data from a plurality of data sources | |
| JPS60123943A (ja) | 記憶装置の選択回路 | |
| EP0091214B1 (en) | Ratio comparator for digital signals | |
| US3544905A (en) | Multiple match resolving network | |
| JP2555123B2 (ja) | メモリアクセス管理方式 | |
| JPS6151237A (ja) | 信号発生器 | |
| US4697250A (en) | Flexible computer control unit | |
| JPH05282362A (ja) | データ検索回路 | |
| JP2798328B2 (ja) | 多数決判定回路 | |
| JP2998532B2 (ja) | 二次元符号化テーブルのアドレス生成回路 | |
| JPH05346888A (ja) | メモリモジュール及びそれを用いたメモリアクセスシステム | |
| JP2784007B2 (ja) | パケット交換装置 | |
| JPH01159729A (ja) | 記号列照合メモリおよびそのカスケード接続方式 | |
| EP0140515A2 (en) | Flexible computer control unit |