JPS60123943A - 記憶装置の選択回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は記憶装置の選択回路、特に複数の記憶装置を
有する電子計算機のアドレス決定に関するものである。

［従来技術］ 第１図は電子計算機システムの構成の一部を示すブロッ
ク図で、１０は中央処理装置、１２はヂャネル制御装置
、１４はメモリ制御装置、１６ａ，、１６ｂは各主記憶
装置を示し１６ａ，１６ｂを総称する場合の符号は１６
とする。

第１図のように主記憶装置１６の台数は要求されるシス
テムの容量によって定まるので、メモリ制御装置１４は
中央処理装置１０やヂャネル制御装１１２によって指定
される主記憶アドレスに従っていづれか一つの主記憶装
置１６を指定しな（プればならない。

第２図は従来のメモリ制Ｉｌｌ装置と各主記憶装置によ
るアドレス決定方法を示ずブロック図で、第１図と同−
符号は同一部分を示し、１８はデータ転送川佑刈線、２
０はアドレス用信号線、２２ａ，２２ｂ，２２ｃ，２２
ｄ，２２ｅは各々アドレス設定スイッチ−、２４ａ，２
４ｂ，２４ｃ，２４ｄ，２４ｅは各々比較器であり、二
つの入力信号が同一の場合にゲートをオンにでる。また
２６はオア回路である。ただし主記憶装置１６ａの記憶
容量はＮワード、主記１ｉ！装置１６ｂの記憶容聞は４
Ｎワードとする。

次に第２図に示す装置の動作について説明する。

各主記憶装置１６のアドレス設定は主記憶装置１６を実
装する際に該アドレス設定スイツヂ２２に例えば３ビッ
トのアドレスを設定するものであればアドレス設定スイ
ッチ２２ａにはｒｏｏＯＪを、同２２ｂにはｒｏ０１Ｊ
というようにアドレス番号を人手により設定り−る。：
？２Ｃ．，２２ｄ．２２０には各々ＩＮ）１０．１，ｒ
０１１Ｊ，ｒ１００−１が設定される１， 次にメモリ制御装置１４からは主記憶アドレス情報をア
ドレス信号線２０に出力し、そのうち３ビットが比較器
２４ａ〜２４．ｅに並列に入力される。主記憶装置１６
内の特定のワードにアクセスする目的でなく、いづれか
の主記憶装買１６ａ，１６ｂの内容を総体として転送す
るような場合にはアドレス信号線２０上の信号は主記憶
装置を識別するための３ビットだけでよい。各比較器で
は入力されるアドレス情報と各スイッチに設定された数
値とを比較し、一致したとぎのみデータの送受信を可能
にする論理「１」の信号を送出する。

オア回路２６の入力のいづれかが論理ｒ１Ｊとなるとオ
ア回路２６の出ノノによって主記憶装置１６ｂが選択さ
れる。

このような従来の方法ではアドレス番号設定を人手によ
り行うため設定ミスを犯し易く、かつ、複数個のアドレ
ス設定スイッチ２２や比較器２／１が必要となり製作工
数の増大、コスト高になる欠点があり、この傾向は主記
憶１’！ｉｌ？？１６の台数の増加に伴い増大した。

１発明の劃Ｌ この発明は係る欠点を改善する目的で為されたもので、
選択信号伝送線に対し各主記憶装置を縦続して接続し、
さらに単位記憶容量伝送線を設け、その内容と各主記憶
装置の容量を演算することで各１一配憶装１侑はその記
憶容φが飽和した場合には、次段の１ヨ記憶装置へデー
タ入力を移項するように制御し、こり縦続の接続順位に
従い自動的にアドレス範囲を決定ηることにより設定ス
イッチを必２レとせヂｌＦｉｌ−の主記憶装置を小さい
記憶容量の計ＩＩ｝Ｉシステムから大きい記憶容叩のシ
ステムまで幅広く使用覆ることができる記憶装置の選択
回路を提案１るものである。

｛発明の実施例．１ 第３図はこの発明の一実施例を示すブロック図Ｃ、第１
図、第２図と同一符号は同一又は相当部分を示し、２８
はメモリ制御装置１４と各主記憶装置１６とをつなぎ選
択信号を伝送する選択信号伝送線、３０はメモリ制御装
置１４より各主記憶装置へ単位記憶容量を伝送づる単位
記憶容量伝送線、３２はアンド回路、３４は加算器、３
６．３８は比較器である。ただし主記憶装ｉｉｆ１６ａ
内の回路の符号には末尾にａを、１６ｂ内の回路の符号
には末尾に−ｂＪＩをそれぞれ付加してある。

次にこの発明の動作について説明する。メモリ制御装置
１４から選択信号伝送１ｉ１２８を通じて送られてくる
選択信号は３ビットであれば初期値を常にｒｏｏＯＪと
設定する。

加算器３４は選択信号を入力し、自己の記憶容量と単位
記憶容量伝送線３０により入力される信号で決定する数
値を加算した選択信号を出力する。

ここで、加算される数値、すなわち各記憶装置における
加数は、自己の記憶容量を単位記憶容量伝送線３０の内
容で割った数値となるよう制御覆る。

この単位記憶容量伝送線３０の内容はメモリ制御装置１
４より送出され、外部から指定することも可能である。

例えば主記憶装置１６ａの記憶容量を２Ｎ、主記憶装置
１６ｂの記憶容量を４Ｎとした場合、単位記憶容ｍ伝送
線３０の内容がＮのときは１６ａの加数は２、１６ｂの
加数は４となる。また単位記憶容ｍ伝送線３０の内容が
２Ｎのときは、１６ａ，１６ｂの加数はそれぞれ１，２
となる。このような制御の結果、加算器の加数を同じｒ
ｏｏ１Ｊど１れば選択信号線２８の選択信号が２８ａで
は１’ｏｏＯＪ，２８ｂではｒ００１Ｊ．２８ｃでは１
’０１０Ｊどなる。また、上記加数が各加算器ごとに異
なる場合、例えば加算器３４ａでは［ＯＯ１１を、加粋
器３４ｂではｒ１００Ｊを加算するとすれば、２８ａで
はｌ’ｏｏＯＪ，２８ｂではｌ００１Ｊ，２８ｃＦはｌ
’１０１Ｊどなる。

なＪ−ヌ、比較器３６．３８は動作が異なり、３６ａ．
３６ｂはくアドレス入力２０）≧（選択信号人力２ε３
）のどき論理「１ｊの信号を出力し、３８ａ，３８＋１
は（アドレス入力）〈（選択信号人力）のどきに論理１
１」の信号を出力する。従つ（ｊパｌＪｅ信号伝送線２
８の選択信号が、２８ａは＋０００ｊ，２８ｂはｒ００
１Ｊ，２８ｃは［１０１」の場合を例にとればアドレス
信号線から来るデータアドレスがｒ０１１Ｊの場合、主
記憶装置１６ａの比較器３６ａはｒ０１１Ｊ≧ｒｏ００
ｊで条件を満足し論ｍｒ１Ｊの信号を出力するが、比較
器３８ａはｒ０１１Ｊ＞ｒｏ０１Ｊであり満足せず出力
しない。従ってアンド回路３２ａからの出力はない。一
方、主記憶装置１６ｂでは比較器３６ｂはｒｏ１１Ｊ≧
ｒｏｏＩＪで満足し、比較器３８ｂでもｒｏ１１Ｊ＜Ｍ
ＯＩＪで満足ずるのでアンド回路３２ｂから論理「１」
の信号を出力しデータの転送を行うことかでぎる。

なお上記実施例では主記憶装置の選択について示したが
他の記憶装置の選択に用いても上記同様の効果を奏する
。

［発明の効果］ 以上のようにこの発明によれば選択信号伝送線に対し各
主記憶装置を継続して接続し、さらに単位記憶容量伝送
線を設（プその内容と各主記憶装置の容量を演算するこ
とで、主記憶装置をシステムに接続１るだ【プで自動的
に該装置のアドレス番号を決定でぎるので従来の装置の
ように人手による７′ドレス設定を行わずにすみ信頼性
がシ狗上し、かつ、アドレス設定スイッチ等を省略でき
るので安価な装置を供給できることになる効果がある。

また単位記憶容聞を一外部から指定することが可能であ
るため、同一の主記憶装置を小さい配憶容煩の削算機シ
ステムから大きい記憶容量のシステムまで幅広く使用す
ることができるという効果がある。

【図面の簡単な説明】

第１図は電子旧算機システムの構成の一部を示づブロッ
ク図、第２図は従来のアドレス決定方法を示づブロック
図、第３図はこの発明の一実施例を示すブロック図であ
る。 図において１０は中央処理装置、１２はチャネル制ｌｊ
ＩＩＳ４ｎ、１４はメモリ制御装置、１６は主記憶ｆ４
置、１８はｆ一夕転送用信号線、２０はアドレス用信号
線、２６はＡア回路、２２はアドレス設定スイッチ、２
４、３６、３８は比較器、２８は選択信号伝送線、３０
は単位記憶容量伝送線、３２はアンド回路、３４は加算
器である。 なお、各図中同一符号は同一又は相当部分を示す。 ２２８

Claims (1)

【特許請求の範囲】
1. 複数台の記憶装置が接続され得る電子計算機に任意の記
   憶装置を選択的に接続するための記憶装置の選択回路に
   おいて、選択信号を伝送する選択信号伝送線に対し上記
   複数台の記憶装置の各記憶装置をｈいに縦続する手段と
   、上記選択信号伝送線によつＣ人力ざれ当該記憶装置ア
   ドレスの最低値を示り選択信号に自己の記憶容量を単位
   記憶容ｈ１伝送線の内容で割った数値を加え次段の記憶
   装置のアドレスの最低値を承り選択信号として選択信号
   伝送線にＪ：って上記次段の記憶装置に出力する手段と
   、上記複数の各記憶装置に並列に同一の７ドレス信号を
   入力ずる手段と、上記各記憶装置にｉｌ３い（人力され
   るアドレス信号のアドレスが上Ｉ！Ｉ．！選択信刈伝送
   線によって入力される選択信号と−１記選択信号伝送線
   から出力｛る選択信号の示す伯の範囲内にある場合のみ
   当該記憶装置を選択する手段と、を備えたことを特徴と
   づる記憶装置の選択回路。