JPH05346888A - メモリモジュール及びそれを用いたメモリアクセスシステム - Google Patents

Abstract

(57)【要約】 【目的】 複数従属接続されることにより連続したアド
レスを構成するメモリモジュールからなるメモリアクセ
スシステムにおいて、各メモリモジュールの開始アドレ
ス設定における人為操作によるミスを生じなくする。 【構成】 各メモリモジュール１３において、前段のメ
モリモジュールまでのアドレスに自メモリモジュール１
３の記憶領域の最大アドレスを加えたアドレスを次段の
メモリモジュールに送出する。 【効果】 各メモリモジュール１３の開始アドレスが自
動的に設定されるので、新たにメモリモジュールを追加
しても、人為操作による設定ミスが生じない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリモジュール及びそ
れを用いたメモリアクセスシステムに関し、特に複数従
属接続されることにより連続したアドレスを構成するメ
モリモジュール及びそれを用いたメモリアクセスシステ
ムに関する。

【０００２】

【従来の技術】従来のメモリアクセスシステムにおける
メモリモジュールは図５に示されているようにメモリモ
ジュールの記憶領域の開始アドレスを設定するための開
始アドレス設定スイッチ１６と、自メモリモジュール内
のメモリブロックの記憶容量を示す記憶容量識別信号７
及びアクセスアドレス９並びに開始アドレス設定スイッ
チ１６によって設定されるオフセットアドレス１０を入
力し、有効アドレスの一致不一致を判定するコンパレー
タ２４とを有するメモリＲＡＳ（Row Address Strobe）
出力回路２５とを含んで構成されていた。そして、メモ
リＲＡＳ１３のＲＡＳ出力条件としてイコール信号２６
を生成し、ＲＡＳ出力判定回路６でＲＡＳタイミング信
号８との論理積をとり、アクセスアドレス９が当該メモ
リモジュールへのアクセスであった場合にメモリＲＡＳ
１３を出力する回路構成であった。

【０００３】次に図６を参照して従来のメモリモジュー
ルを用いたメモリアクセスシステムの動作について説明
する。

【０００４】本図で示されているシステムは、バイト単
位にアドレスが割当てられ、２^x （ｘは整数）Byteの記
憶容量のメモリブロック１７とメモリＲＡＳ出力回路２
５とを有する複数のメモリモジュール１８によって構成
されている。この主記憶装置においては、メモリブロッ
ク１７の記憶容量の大きい順に低いアドレスへ開始アド
レス設定スイッチ１６によって、記憶領域が人為操作で
設定される。

【０００５】MM１の符号で示されているメモリモジュー
ル１８についての開始アドレス設定は物理アドレス０番
地スタートになり、MM２の符号で示されているメモリモ
ジュール１８についての開始アドレス設定はMM１のメモ
リブロック１７の記憶容量２^m Byteになる。すると、MM
３の符号で示されているメモリモジュール１８について
の開始アドレス設定はMM１及びMM２の記憶容量の合計２
^m ＋２ⁿ Byte（ｍ≧ｎ）となる。以降ｌ番目まで同様に
設定される。ただし、ｍ≧ｎ≧ｐ≧ｑ≧とする。

【０００６】前述のように、オフセットアドレス１０が
設定されたメモリモジュール１８の各々においては、オ
フセットアドレス１０とアクセスアドレス９とがコンパ
レータ２４によって同一の重みのアドレスビット同士で
比較される。このとき、２^xByteのメモリブロックのメ
モリ容量識別番号７によって当該メモリモジュール１８
が有するメモリブロック１７で使用する下位アドレス２
^x ビットまでのアドレス比較を無効化し、２^x+1 ビット
以上の上位アドレスの比較のみによってメモリＲＡＳ１
３の出力条件としてイコール信号２６を決定する。

【０００７】次に、図７を参照してコンパレータ２４に
おけるアドレス比較動作について説明する。

【０００８】まず、メモリモジュール１８の有するメモ
リブロック１７の記憶容量を２^x Byteとする。すると、
メモリブロック１７のアクセスを排他的に許可するため
には、図示されている上位アドレス２７のアドレスの重
み２^x+1 ビットから２^x+k （ｋ≧１の整数）ビットまで
についてオフセットアドレスとアクセスアドレスとを同
一のアドレスの重み同士で比較し、一致・不一致を判断
すれば良い。

【０００９】上位アドレス２７が一致した場合には、イ
コール信号２６が有効極性となり、ＲＡＳタイミング信
号８のタイミングでメモリＲＡＳ１３が活性化する。一
方、不一致であった場合には、イコール信号２６が無効
極性のままとなり、メモリＲＡＳ１３は活性化されな
い。

【００１０】また、下位アドレス３０の２^x ビットから
２⁰ ビットまではメモリブロック１７のアクセスアドレ
スとして使用されるため、コンパレータ２４における比
較対象とはならない。

【００１１】したがって、上位アドレス２７の最下位ビ
ットが、そのメモリモジュールの記憶領域の最小アドレ
ス設定単位（バウンダリ）となる。そのため、各メモリ
モジュールの開始アドレス設定は、各々のメモリブロッ
クの記憶容量に応じて各メモリモジュール毎に決定さ
れ、各メモリモジュールは最小アドレスバウンダリによ
るアドレス単位の開始アドレス設定となる。

【００１２】ここで、メモリモジュールの接続順序を考
える。仮に、メモリブロックの記憶容量の小さい順にメ
モリモジュールを接続したとする。すると、２番目に記
憶容量の小さいメモリモジュールについては、中途半端
なアドレスから記憶容量が開始することになる。３番目
以降のモジュールについても同様である。中途半端なア
ドレスから記憶領域が開始するのではメモリ領域の途中
で上位アドレスが変ってしまうので、上位アドレスの比
較をコンパレータで行うことができない。コンパレータ
で比較を行うためには、丁度良いアドレスから開始しな
ければれならず、記憶領域に空きができたり、重複した
りすることになる。

【００１３】これに対し、記憶容量の大きい順に接続す
れば、メモリ領域が中途半端なアドレスから開始するこ
とはなく、記憶領域の上位アドレスは固定値となる。

【００１４】そのため、メモリブロックの記憶容量の大
きい順に各メモリモジュールの開始アドレスの設定を行
う必要がある。

【００１５】次に図８を参照して従来のシステムによる
記憶領域のアクセス範囲の決定について説明する。

【００１６】図８においては最大記憶領域が２^k （ｋ≧
５の整数）Byteのメモリシステムにおける２^k-3 Byteの
記憶容量のメモリブロックに対応するメモリアクセス領
域の決定方法が示されている。本図に示されている全メ
モリ領域２９は２^k Byteであり、アドレス符号Ａ０から
Ａ９は、夫々同一行のアクセスアドレス２^k から５^k-5
のアドレスを示している。

【００１７】図中の２^k-3 Byte記憶領域３１のオフセッ
トアドレスはアドレス符号Ａ２である。本メモリブロッ
クは２^k-3 Byteであるため、アクセスアドレスとオフセ
ットアドレスとの上位アドレス同士の比較は、図７で説
明したように、２^k ，２^k-1及び２^k-2 の３ビット同士
で行われる。その結果、オフセットアドレスとアクセス
アドレスとの一致した選択記憶領域２８については、ア
ドレス符号Ａ２からアドレス符号Ａ５までが２^k-3 Byte
記憶領域３１アクセス可能アドレスとなる。

【００１８】図６に戻り、図示されているようにメモリ
モジュールを複数従続接続することにより連続したアド
レスが構成され、アクセスアドレスの入力に応答して、
各メモリＲＡＳ出力回路によって、そのアドレスが属す
るメモリモジュールが検出されるのである。

【００１９】

【発明が解決しようとする課題】上述した従来のメモリ
ＲＡＳ出力回路によるメモリアクセスシステムでは、ス
イッチの設定によって各メモリモジュール毎に開始アド
レスを設定しなければならず、記憶容量の異なるメモリ
モジュールを追加する度に追加したメモリモジュールの
容量に満たないメモリ容量の全てのメモリモジュールの
開始アドレス設定を変更する必要があった。そのため、
メモリモジュールの開始アドレス設定には人為操作によ
るミスが生じ易いという欠点があった。

【００２０】本発明は上述した従来の欠点を解決するた
めになされたものであり、その目的は各メモリモジュー
ルの開始アドレス設定における人為操作によるミスを生
じなくすることのできるメモリモジュール及びそれを用
いたメモリアクセスシステムを提供することである。

【００２１】

【課題を解決するための手段】本発明によるメモリモジ
ュールは、複数従属接続されることにより連続したアド
レスを構成するメモリモジュールであって、前段のメモ
リモジュールまでのアドレスに自メモリモジュールの記
憶領域の最大アドレスを加えたアドレスを次段のメモリ
モジュールに送出する手段を有することを特徴とする。

【００２２】本発明によるメモリアクセスシステムは、
複数従属接続されることにより連続したアドレスを構成
するメモリモジュールを有し、アクセスアドレスの入力
に応答して前記メモリモジュールのうち該アドレスが属
するメモリモジュールを検出してアクセスするメモリア
クセスシステムであって、前段のメモリモジュールまで
のアドレスに自メモリモジュールの記憶領域の最大アド
レスを加えたアドレスを次段のメモリモジュールに送出
する手段を、各メモリモジュールに設けたことを特徴と
する。

【００２３】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２４】図１は本発明によるメモリモジュールの第
１の実施例におけるメモリＲＡＳ出力回路の構成を示す
ブロック図であり、図５と同等部分は同一符号により示
されている。

【００２５】図において、メモリＲＡＳ出力回路１は記
憶容量識別信号７及びオフセットアドレス１０並びにア
クセスアドレス９を入力とし、メモリＲＡＳ出力条件と
してイコール信号２６を出力するコンパレータ２４と、
記憶容量識別信号７を入力としメモリ容量に応じた最大
アドレスに対応する加算アドレス１５をデコードして生
成するデコーダ５と、オフセットアドレス１０及びデコ
ーダ５の出力する加算アドレス１５を入力とし、加算処
理を行ってネクストオフセットアドレス１４を出力する
アダー４と、コンパレータ２４の出力するイコール信号
２６によってＲＡＳタイミング信号８との論理積をとり
メモリＲＡＳ１３を出力するＲＡＳ出力判定回路６とを
含んで構成されている。

【００２６】図２は図１に示されているメモリＲＡＳ出
力回路１を含む複数のメモリモジュールによって構成さ
れた主記憶装置等のメモリアクセスシステムである。

【００２７】図において、本システムは記憶容量の大き
いメモリモジュールから順にMM１，MM２〜MMｎとして実
装されたものである。アクセスアドレス９とＲＡＳタイ
ミング信号８とは全てのメモリモジュール１８に共通に
入力される。

【００２８】開始アドレス設定スイッチ１６は、複数の
メモリモジュールによって構成される記憶装置のアドレ
ス領域のオリジンアドレスを決定するためのものであ
り、そのアドレスは、オフセットアドレス１０としてMM
１の符号で示されているメモリモジュール１８のメモリ
ＲＡＳ出力回路１に入力される。

【００２９】MM１の符号で示されているメモリモジュー
ル１８上のメモリＲＡＳ出力回路１はネクストオフセッ
トアドレス１４を出力する。これをMM２の符号で示され
ているメモリモジュール１８上のメモリＲＡＳ出力回路
１はそのメモリモジュール１８のオフセットアドレス１
４として入力する。MM３〜MMｎの符号で示されているメ
モリモジュール１８は前述したように前段のメモリモジ
ュールからオフセットアドレス１４を入力し、次段のメ
モリモジュールへネクストオフセットアドレス１４を順
次出力する。

【００３０】かかる構成により、従来システムと同様
に、メモリモジュールが複数従属接続されて連続したア
ドレスが構成され、アクセスアドレスの入力に応答し
て、各メモリＲＡＳ出力回路によって、そのアドレスが
属するメモリモジュールが検出されるのである。

【００３１】次に、本実施例のシステムの動作について
説明する。

【００３２】各メモリモジュール１８上のメモリＲＡＳ
出力回路１はメモリブロック１７の記憶容量を示す記憶
容量識別信号７をデコーダ５に入力することによって決
定される加算アドレス１５を生成し、アダー４にセット
する。MM１のメモリモジュールにおいては前述のように
入力したオフセットアドレス１０と加算アドレス１５と
をアダー２によって加算し、ネクストオフセットアドレ
ス１４として出力する。

【００３３】MM２のメモリモジュールではMM１のメモリ
モジュールによって出力されたネクストオフセットアド
レス１４を当該メモリモジュール１８のオフセットアド
レス１４として入力し、前述のようにMM２のメモリモジ
ュールの加算アドレス１５を加算してMM３のメモリモジ
ュールに出力する。

【００３４】同様にしてMM３〜MMn の各メモリモジュー
ルにてコンパレータ２４に入力される各メモリモジュー
ルのオフセットアドレス１４が自動的に決定される。

【００３５】アクセス時には、この各メモリモジュール
１８のオフセットアドレス１４とアクセスアドレス９と
がコンパレータ２４によって比較される。このとき、コ
ンパレータ２４に入力されるメモリ容量識別信号７によ
ってメモリブロック１７の記憶容量に応じたアドレス２
^x ビットまでのアドレス比較結果を無効化し上位アドレ
スのみの比較でイコール信号２６を出力する。

【００３６】コンパレータ２４の比較結果によりアドレ
スが一致した場合には、ＲＡＳタイミング信号８の入力
タイミングでメモリブロック１７にメモリＲＡＳ１３が
出力される。一方、アドレスが不一致であった場合に
は、メモリＲＡＳ１３は出力されない。

【００３７】以上のように本実施例では、複数のメモリ
モジュールによって構成され、アクセスアドレスをデコ
ードし排他的にモジュール毎のＲＡＳ信号を活性化しメ
モリチップのアクセスを行う主記憶装置において、アク
セスアドレスと当該メモリモジュールの記憶容量に対応
する上位アドレスとを比較し一致不一致を判定するコン
パレータと、メモリモジュール上の記憶容量を識別する
信号を入力とし当該メモリモジュールの最大領域に対応
するアドレスをデコードするデコーダと、当該メモリモ
ジュールのオフセットアドレスを入力し、デコーダの出
力する最大領域に対応するアドレスを加算し、加算結果
を次段ＲＡＳ出力回路にオフセットアドレスとして出力
するアダーとを備えることにより、自動的に各メモリモ
ジュールにおけるオフセットアドレスが決定することが
実現できるため、新たなメモリモジュールを追加して
も、各メモリモジュールにおける開始アドレスを人為操
作で設定する必要がなくなるのである。

【００３８】また、記憶容量の異なるメモリモジュール
を組合せる場合も記憶容量の大きい順に実装することに
より、複雑な開始アドレス設定を省略することが可能に
なるのである。

【００３９】ところで、上述した実施例では、メモリＲ
ＡＳ出力回路のアクセスアドレスとオフセットアドレス
のコンパレータは前述したようにメモリモジュールのメ
モリブロックで使用されるアドレスを越えた上位アドレ
ス同士での比較が行われて一致・不一致による判定をす
る。そのため、開始アドレスの最小設定単位（最小バウ
ンダリ）は上位アドレスの最下位ビットによって示され
るアドレスとなる。その結果、最小設定単位より小さい
単位の開始アドレス設定は行えない。

【００４０】また、最小設定単位より小さい単位の開始
アドレス設定が行えなかったため、記憶容量の大きいメ
モリモジュールから順に記憶領域の従属接続をしなけれ
ばならない。

【００４１】そこで、次のような第２の実施例が考えら
れる。

【００４２】図３は本発明によるメモリモジュールの第
２の実施例におけるメモリＲＡＳ出力回路の構成を示す
ブロック図であり、図１及び図５と同等部分は同一符号
により示されている。

【００４３】図において、本実施例のメモリモジュール
が図１のものと異なる点は、コンパレータ２４の代わり
に、アクセスアドレス９とオフセットアドレス１０との
大小比較をしてアクセスアドレス９とオフセットアドレ
ス１０とが一致するか、又はアクセスアドレス９がオフ
セットアドレス１０より大きい場合にグレートイコール
信号（ＧＥ）１１を有効極性として出力するコンパレー
タ２と、アクセスアドレス９とネクストオフセットアド
レス１４との大小比較をしてアクセスアドレス９がネク
ストオフセットアドレス１４より小さい場合のみリトル
信号（Ｌ）１２を有効極性として出力するコンパレータ
３とが設けられ、ＲＡＳ出力判定回路６においてグレー
トイコール信号１１及びリトル信号１２を入力し、グレ
ートイコール信号１１とリトル信号１２との両信号が有
効極性の場合にＲＡＳ出力タイミング信号８のタイミン
グでメモリＲＡＳ１３を活性化する点である。なお、ネ
クストオフセットアドレス１４を次段に送出する点は、
第１の実施例の場合と同様である。

【００４４】このように、２つのコンパレータを設けて
いるのは、前段のメモリモジュールまでのアドレスと自
メモリモジュールの記憶領域とに基づいてアクセスアド
レスが自メモリモジュールの記憶領域に属するか否かを
判定するためである。すなわち、第１の実施例では上位
アドレス同士を比較していたのに対し、本実施例ではア
クセスアドレスが自メモリモジュールの記憶領域の範囲
に属するか否かを判定しているのである。よって、各モ
ジュールによる記憶領域が中途半端なアドレスから開始
していても問題はなく、記憶容量の大きい順にメモリモ
ジュールを接続する必要はないのである。

【００４５】この図３に示されているメモリモジュール
を複数従属接続したメモリアクセスシステムの構成につ
いて再び図２を参照して説明する。

【００４６】図において、本システムは記憶容量が２^x
Byteで示される夫々異なる記憶容量メモリモジュールが
MM１，MM２〜MMｎとして従属接続されたものであるが、
第１の実施例の場合と異なり、記憶容量の大きさとは無
関係な順序に従属接続することができる。アクセスアド
レス９とＲＡＳタイミング信号８は全てのメモリモジュ
ール１８に共通に入力される。

【００４７】MM１の符号で示されているメモリモジュー
ル１８上のメモリＲＡＳ出力回路１はネクストオフセッ
トアドレス１４を出力する。これをMM２の符号で示され
ているメモリモジュール１８上のメモリＲＡＳ出力回路
１はそのメモリモジュール１８のオフセットアドレス４
として入力する。MM３〜MMｎの符号で示されているメモ
リモジュール１８は前述したように前段のメモリモジュ
ールからオフセットアドレス１０を入力し、次段のメモ
リモジュールへネクストオフセットアドレス１４を順次
出力する。

【００４８】かかる構成により、従来システムと同様
に、メモリモジュールが複数従属接続されて連続したア
ドレスが構成され、アクセスアドレスの入力に応答し
て、各メモリＲＡＳ回路によって、そのアクセスアドレ
スが属するメモリモジュールが検出されるのである。

【００４９】次に、本実施例のシステムの動作について
説明する。

【００５０】各メモリモジュール１８上のメモリＲＡＳ
出力回路１はオフセットアドレス１０をコンパレータ２
とアダー４とにセットし、メモリブロック１７の記憶容
量を示す記憶容量識別信号７をデコーダ５に入力するこ
とによって決定される加算アドレス１５を生成し、アダ
ー４にセットする。MM１のメモリモジュールにおいて前
述のように入力したオフセットアドレス１０と加算アド
レス１５とをアダー５によって加算し、ネクストオフセ
ットアドレス１４としてコンパレータ３にセットすると
同時にMM２のメモリモジュールに出力する。

【００５１】MM２のメモリモジュールではMM１のメモリ
モジュールによって出力されたネクストオフセットアド
レス１４をそのメモリモジュール１８のオフセットアド
レス１０として入力し、前述のようにMM２のメモリモジ
ュールの加算アドレス１５を加算した加算アドレス１５
をMM２のメモリモジュールのコンパレータ３にセットす
ると同時にMM３のメモリモジュールに出力する。

【００５２】同様にしてMM３〜MMｎまでの各メモリモジ
ュールにてコンパレータ２とコンパレータ３とに入力さ
れるオフセットアドレス１０と加算アドレス１５とが自
動的に決定される。

【００５３】アクセス時には、各メモリモジュールの１
８のオフセットアドレス１０とアクセスアドレス９がコ
ンパレータ２によって比較される。このとき、アクセス
アドレス９がオフセットアドレス１０と同一のアドレス
である場合及びアクセスアドレス９がオフセットアドレ
ス１０よりも大きいアドレスである場合は、コンパレー
タ２はＲＡＳ出力条件の１つであるグレートイコール信
号１１を有効極性で出力する。また、アクセスアドレス
９がオフセットアドレス１０よりも小さいアドレスであ
った場合、コンパレータ２はグレートイコール信号１１
を無効極性で出力する。

【００５４】一方、アクセスアドレス９と前述した加算
アドレス１５がコンパレータ３によって比較される。こ
のとき、アクセスアドレス９が加算アドレス１５よりも
小さいアドレスであった場合、コンパレータ３はＲＡＳ
出力条件の１つであるリトル信号１２を有効極性で出力
する。また、アクセスアドレス９が加算アドレス１５以
上のアドレスならばリトル信号１２を無効極性で出力す
る。

【００５５】コンパレータ２及びコンパレータ３の出力
が両方共に有効極性の場合には、ＲＡＳタイミング信号
８の入力タイミングでメモリＲＡＳ１３が活性化され
る。しかし、どちらか一方のコンパレータの出力が無効
極性の場合には、メモリＲＡＳ１３は活性化されない。

【００５６】次に、図４を参照してコンパレータ２及び
コンパレータ３の動作を説明する。

【００５７】図４はMM１〜MM３のメモリモジュールのコ
ンパレータ２とコンパレータ３とを論理的に抽出したも
のである。

【００５８】図中の各論理コンパレータ１９は、コンパ
レータ２とコンパレータ３とを有している。そして、各
論理コンパレータ１９にはアクセスアドレス９が与えら
れ、それぞれにオフセットアドレス１０あるいは、前段
のメモリモジュールにて生成されたネクストオフセット
アドレス１４が入力される。

【００５９】全記憶領域２３においてMM１のメモリモジ
ュールの記憶領域２２は、MM１のメモリモジュールのコ
ンパレータ２における比較の結果、アクセスアドレス９
がオフセットアドレス１０以上であった場合、論理グレ
ートイコール信号２０が有効極性となり、かつコンパレ
ータ３の比較によりアクセスアドレス９がオフセットア
ドレス１０未満であった場合、論理リトル信号２１が有
効極性になり、アクセスが可能となる。

【００６０】MM１のメモリモジュールの論理コンパレー
タ１９において、コンパレータ２の出力が有効であって
も、コンパレータ３の出力が無効極性であるならばMM１
のメモリモジュールの記憶領域２２はアクセス不可能と
なる。このとき、MM２のメモリモジュールのコンパレー
タ１９のコンパレータ３のアクセスアドレス９とMM２の
メモリモジュールのネクストオフセットアドレス１４の
比較の結果、論理リトル信号２１が有効極性となるなら
ば、必然的にMM２のメモリモジュールの論理コンパレー
タ１９の出力する論理グレートイコール信号２０は有効
極性となるため、MM２のメモリモジュールの記憶領域２
２がアクセスされる。

【００６１】一方、MM１，MM２及びMM３のメモリモジュ
ールの全ての論理コンパレータ１９の出力する論理リト
ル信号２１が有効極性となった場合に、MM１のメモリモ
ジュールの論理グレートイコール信号が有効極性になら
なければ、MM２，MM３のメモリモジュールの論理グレー
トイコール信号２０は有効極性にならず、MM１〜MM３の
メモリモジュール及びMM３のメモリモジュールを越える
記憶領域はアクセスされない。

【００６２】また、MM１〜MM３のメモリモジュールの論
理出力グレートイコール信号が有効極性であっても、MM
３のメモリモジュールの論理リトル信号が無効極性とな
るならば、MM３のメモリモジュールの記憶領域２２はア
クセスされない。

【００６３】要するに、本実施例では各メモリモジュー
ルにおいて、論理グレートイコール信号２０及び論理リ
トル信号２１の両方が有効極性になった場合に排他的に
各メモリモジュールに属する記憶領域２２がアクセス可
能となるのである。

【００６４】以上のように本実施例では、アクセスアド
レスとオフセットアドレスとを大小比較し、アクセスア
ドレスがオフセットアドレス以上か否かを判定するコン
パレータと、メモリモジュール上の記憶容量を識別する
信号を入力とし、そのメモリモジュールの最大領域に対
応するアドレスをデコードするデコーダと、そのメモリ
モジュールのオフセットアドレスを入力し、デコーダの
出力する最大領域に対応するアドレスを加算し加算結果
を出力するアダーと加算結果のアドレスとアクセスアド
レスを比較し、アクセスアドレスが加算結果未満である
か否かを判定するコンパレータと、２つのコンパレータ
の判定結果を入力とするＲＡＳ出力判定回路とを設けた
ことにより、自動的に各メモリモジュールの開始アドレ
スを設定できるため、人為操作で設定する必要がなくな
り、人為操作によるミスを生じなくすることができるの
である。

【００６５】また、本実施例では、アクセスアドレスが
そのメモリモジュールに属するか否かを判定することに
より、記憶領域の最小設定単位が記憶容量によるバウン
ダリ以下となり任意のアドレスによるメモリアクセス領
域の設定ができる。このため、記憶容量の異なるメモリ
モジュールの組合わせが自由に行えるのである。

【００６６】

【発明の効果】以上説明したように本発明は、前段のメ
モリモジュールまでのアドレスに自メモリモジュールの
記憶領域の最大アドレスを加えたアドレスを次段のメモ
リモジュールに送出するようにしたことにより、各メモ
リモジュールの開始アドレス設定における人為操作によ
るミスを生じなくすることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるメモリモジュール
の主要部の構成を示すブロック図である。

【図２】本発明の実施例によるメモリアクセスシステム
の構成を示すブロック図である。

【図３】本発明の第２の実施例によるメモリモジュール
の主要部の構成を示すブロック図である。

【図４】本発明の第２の実施例によるメモリモジュール
を用いたメモリアクセスシステムにおけるメモリアクセ
ス領域の決定方法を示す概念図である。

【図５】従来のメモリモジュールの主要部の構成を示す
ブロック図である。

【図６】従来のメモリアクセスシステムの構成を示すブ
ロック図である。

【図７】従来のメモリアクセスシステムにおけるコンパ
レータの構成を示す概念図である。

【図８】従来のメモリアクセスシステムにおけるメモリ
アクセス領域の決定方法を示す概念図である。

【符号の説明】

１ メモリＲＡＳ出力回路 ２，３，２４ コンパレータ ４ アダー ５ デコーダ ６ ＲＡＳ出力判定回路 ７ 記憶容量識別信号 ８ ＲＡＳタイミング信号 ９ アクセスアドレス １０ オフセットアドレス １３ メモリＲＡＳ １４ ネクストオフセットアドレス

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年３月３１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】MM１の符号で示されているメモリモジュー
ル１８についての開始アドレス設定は物理アドレス０番
地スタートになり、MM２の符号で示されているメモリモ
ジュール１８についての開始アドレス設定はMM１のメモ
リブロック１７の記憶容量２^m Byteになる。すると、MM
３の符号で示されているメモリモジュール１８について
の開始アドレス設定はMM１及びMM２の記憶容量の合計２
^m ＋２ⁿ Byte（ｍ≧ｎ）となる。以降ｎ番目まで同様に
設定される。ただし、ｍ≧ｎ≧ｐ≧ｑとする。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】前述のように、オフセットアドレス１０が
設定されたメモリモジュール１８の各々においては、オ
フセットアドレス１０とアクセスアドレス９とがコンパ
レータ２４によって同一の重みのアドレスビット同士で
比較される。このとき、２^xByteのメモリブロックのメ
モリ容量識別信号７によって当該メモリモジュール１８
が有するメモリブロック１７で使用する下位アドレス２
^x ビットまでのアドレス比較を無効化し、２^x+1 ビット
以上の上位アドレスの比較のみによってメモリＲＡＳ１
３の出力条件としてイコール信号２６を決定する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】図８においては最大記憶領域が２^k （ｋ≧
５の整数）Byteのメモリシステムにおける２^k-3 Byteの
記憶容量のメモリブロックに対応するメモリアクセス領
域の決定方法が示されている。本図に示されている全メ
モリ領域２９は２^k Byteであり、アドレス符号Ａ０から
Ａ９は、夫々同一行のアクセスアドレス２^k から２^k-5
のアドレスを示している。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】MM１の符号で示されているメモリモジュー
ル１８上のメモリＲＡＳ出力回路１はネクストオフセッ
トアドレス１４を出力する。これをMM２の符号で示され
ているメモリモジュール１８上のメモリＲＡＳ出力回路
１はそのメモリモジュール１８のオフセットアドレス１
０として入力する。MM３〜MMｎの符号で示されているメ
モリモジュール１８は前述したように前段のメモリモジ
ュールからオフセットアドレス１０を入力し、次段のメ
モリモジュールへネクストオフセットアドレス１４を順
次出力する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】MM２のメモリモジュールではMM１のメモリ
モジュールによって出力されたネクストオフセットアド
レス１４を当該メモリモジュール１８のオフセットアド
レス１０として入力し、前述のようにMM２のメモリモジ
ュールの加算アドレス１５を加算してMM３のメモリモジ
ュールに出力する。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】同様にしてMM３〜MMn の各メモリモジュー
ルにてコンパレータ２４に入力される各メモリモジュー
ルのオフセットアドレス１０が自動的に決定される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正内容】

【００３５】アクセス時には、この各メモリモジュール
１８のオフセットアドレス１０とアクセスアドレス９と
がコンパレータ２４によって比較される。このとき、コ
ンパレータ２４に入力されるメモリ容量識別信号７によ
ってメモリブロック１７の記憶容量に応じたアドレス２
^x ビットまでのアドレス比較結果を無効化し上位アドレ
スのみの比較でイコール信号２６を出力する。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００４７

【補正方法】変更

【補正内容】

【００４７】MM１の符号で示されているメモリモジュー
ル１８上のメモリＲＡＳ出力回路１はネクストオフセッ
トアドレス１４を出力する。これをMM２の符号で示され
ているメモリモジュール１８上のメモリＲＡＳ出力回路
１はそのメモリモジュール１８のオフセットアドレス１
０として入力する。MM３〜MMｎの符号で示されているメ
モリモジュール１８は前述したように前段のメモリモジ
ュールからオフセットアドレス１０を入力し、次段のメ
モリモジュールへネクストオフセットアドレス１４を順
次出力する。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】各メモリモジュール１８上のメモリＲＡＳ
出力回路１はオフセットアドレス１０をコンパレータ２
とアダー４とにセットし、メモリブロック１７の記憶容
量を示す記憶容量識別信号７をデコーダ５に入力するこ
とによって決定される加算アドレス１５を生成し、アダ
ー４にセットする。MM１のメモリモジュールにおいて前
述のように入力したオフセットアドレス１０と加算アド
レス１５とをアダー４によって加算し、ネクストオフセ
ットアドレス１４としてコンパレータ３にセットすると
同時にMM２のメモリモジュールに出力する。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】MM２のメモリモジュールではMM１のメモリ
モジュールによって出力されたネクストオフセットアド
レス１４をそのメモリモジュール１８のオフセットアド
レス１０として入力し、前述のようにMM２のメモリモジ
ュールの加算アドレス１５を加算したネクストオフセッ
トアドレス１４をMM２のメモリモジュールのコンパレー
タ３にセットすると同時にMM３のメモリモジュールに出
力する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】同様にしてMM３〜MMｎまでの各メモリモジ
ュールにてコンパレータ２とコンパレータ３とに入力さ
れるオフセットアドレス１０とネクストオフセットアド
レス１４とが自動的に決定される。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００５４

【補正方法】変更

【補正内容】

【００５４】一方、アクセスアドレス９と前述したネク
ストオフセットアドレス１４がコンパレータ３によって
比較される。このとき、アクセスアドレス９がネクスト
オフセットアドレス１４よりも小さいアドレスであった
場合、コンパレータ３はＲＡＳ出力条件の１つであるリ
トル信号１２を有効極性で出力する。また、アクセスア
ドレス９がネクストオフセットアドレス１４以上のアド
レスならばリトル信号１２を無効極性で出力する。

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数従属接続されることにより連続した
   アドレスを構成するメモリモジュールであって、前段の
   メモリモジュールまでのアドレスに自メモリモジュール
   の記憶領域の最大アドレスを加えたアドレスを次段のメ
   モリモジュールに送出する手段を有することを特徴とす
   るメモリモジュール。
2. 【請求項２】 前段のメモリモジュールまでのアドレス
   と自メモリモジュールの記憶領域とに基づいてアクセス
   アドレスが自メモリモジュールの記憶領域に属するか否
   かを判定する判定手段を、更に追加したことを特徴とす
   る請求項１記載のメモリモジュール。
3. 【請求項３】 前記判定手段は、前段のメモリモジュー
   ルまでのアドレスより前記アクセスアドレスの方が大な
   ることを検出する第１の検出手段と、前段のメモリモジ
   ュールまでのアドレスに自メモリモジュールの記憶領域
   の最大アドレスを加えたアドレスより前記アクセスアド
   レスの方が小なることを検出する第２の検出手段と、前
   記第１及び第２の検出手段の検出結果に応じて前記アク
   セスアドレスが自メモリモジュールの記憶領域に属する
   か否かを判断する手段とを有することを特徴とする請求
   項２記載のメモリモジュール。
4. 【請求項４】 複数従属接続されることにより連続した
   アドレスを構成するメモリモジュールを有し、アクセス
   アドレスの入力に応答して前記メモリモジュールのうち
   該アドレスが属するメモリモジュールを検出してアクセ
   スするメモリアクセスシステムであって、前段のメモリ
   モジュールまでのアドレスに自メモリモジュールの記憶
   領域の最大アドレスを加えたアドレスを次段のメモリモ
   ジュールに送出する手段を、各メモリモジュールに設け
   たことを特徴とするメモリアクセスシステム。
5. 【請求項５】 前段のメモリモジュールまでのアドレス
   及び自メモリモジュールの記憶領域に応じてアクセスア
   ドレスが自メモリモジュールの記憶領域に属するか否か
   を判定する判定手段を、前記各メモリモジュールに更に
   追加したことを特徴とする請求項４記載のメモリアクセ
   スシステム。
6. 【請求項６】 前記判定手段は、前段のメモリモジュー
   ルまでのアドレスより前記アクセスアドレスの方が大な
   ることを検出する第１の検出手段と、前段のメモリモジ
   ュールまでのアドレスに自メモリモジュールの記憶領域
   の最大アドレスを加えたアドレスより前記アクセスアド
   レスの方が小なることを検出する第２の検出手段と、前
   記第１及び第２の検出手段の検出結果に応じて前記アク
   セスアドレスが自メモリモジュールの記憶領域に属する
   か否かを判断する手段とを有することを特徴とする請求
   項５記載のメモリアクセスシステム。