JPS6260331A - デイジタル同期語検出回路 - Google Patents
デイジタル同期語検出回路Info
- Publication number
- JPS6260331A JPS6260331A JP60200924A JP20092485A JPS6260331A JP S6260331 A JPS6260331 A JP S6260331A JP 60200924 A JP60200924 A JP 60200924A JP 20092485 A JP20092485 A JP 20092485A JP S6260331 A JPS6260331 A JP S6260331A
- Authority
- JP
- Japan
- Prior art keywords
- detection
- bits
- synchronizing word
- rom
- synchronization word
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル同期語検出回路に関し、特にディジ
タル通信システムにおいて用いられるディジタル同期語
検出回路の改良に関する。
タル通信システムにおいて用いられるディジタル同期語
検出回路の改良に関する。
〔従来の技術〕 −
従来、ディジタル通信システムにおけるディジタル同期
語検出回路においては、その−例が第２図に示されるよ
うに、先づ受信されるビット系列４号１０５はシフトレ
ジスタ３に入力されて、シリアルなビット系列信号１０
５はパラレルなビット系列信号１０６として出力され、
同期語ハミング距離算出回路４に入力される。同期語ハ
ミング距離算出回路４は、所定の同期語のビット数Ｎ（
所定の正整数）ビットをアドレス空間とし、上記Ｎビッ
トのアドレス・データＡと前記同期語との間のハミング
距離データが、前記アドレス人に書込まれているＲＯＭ
（Ｒｅａｄ ０ｏｌｙ Ｍｅｍｏｒｙ ）によシ構成
されている。同期語ハミング距離算出回路４においては
、上述のビット系列信号１０６よｐＮビットが切出され
、上記ＲＯＭのアドレス・データ人に付与される◇この
結果、ＲＯＭからは前記アドレス・データ人と前記同期
語との間のハミング距離データ１０７が読出されて、大
小一致判定回路５に入力される。他方、大小一致判定回
路５゜には、所定の許容検出誤シビット数値１０８が入
力されておシ、大小一致判定回路５においては、同期語
ハミング距離データ１０７と許容検出ｇｂビット数値１
０８とが比較照合され、同期語ハミング距離が許容検出
ｉｂビット数以内である場合には、同期語が検出された
ものとして同期語検出信号１０９が出力される。
語検出回路においては、その−例が第２図に示されるよ
うに、先づ受信されるビット系列４号１０５はシフトレ
ジスタ３に入力されて、シリアルなビット系列信号１０
５はパラレルなビット系列信号１０６として出力され、
同期語ハミング距離算出回路４に入力される。同期語ハ
ミング距離算出回路４は、所定の同期語のビット数Ｎ（
所定の正整数）ビットをアドレス空間とし、上記Ｎビッ
トのアドレス・データＡと前記同期語との間のハミング
距離データが、前記アドレス人に書込まれているＲＯＭ
（Ｒｅａｄ ０ｏｌｙ Ｍｅｍｏｒｙ ）によシ構成
されている。同期語ハミング距離算出回路４においては
、上述のビット系列信号１０６よｐＮビットが切出され
、上記ＲＯＭのアドレス・データ人に付与される◇この
結果、ＲＯＭからは前記アドレス・データ人と前記同期
語との間のハミング距離データ１０７が読出されて、大
小一致判定回路５に入力される。他方、大小一致判定回
路５゜には、所定の許容検出誤シビット数値１０８が入
力されておシ、大小一致判定回路５においては、同期語
ハミング距離データ１０７と許容検出ｇｂビット数値１
０８とが比較照合され、同期語ハミング距離が許容検出
ｉｂビット数以内である場合には、同期語が検出された
ものとして同期語検出信号１０９が出力される。
上述の従来のディジタル同期語検出回路においては、同
期語ハミング距離算出回路として機能するＲＯＭ以外に
、大小一致判定回路が必要であシ、また上記ＲＯＭ自体
においても、ハミング距離データを表現するために所定
のデータ長を有することが必要となるため、部品チップ
数が多くなるという欠点がある。
期語ハミング距離算出回路として機能するＲＯＭ以外に
、大小一致判定回路が必要であシ、また上記ＲＯＭ自体
においても、ハミング距離データを表現するために所定
のデータ長を有することが必要となるため、部品チップ
数が多くなるという欠点がある。
上記の問題点を解決するために、本発明のディジタル同
期語検出回路は、所定の同期語のビット数Ｎ（所定の正
整数）と許容検出誤シビット数を所定値感に指定するデ
ータのビット数Ｍ（所定の正整数）との和（Ｍ−１−Ｎ
）ビットをアドレス空間とし、上記Ｎビットのアドレス
・データＡとの同期語との間のハミング距離が、上記Ｍ
ピットのアドレス・データＢで指定される許容検出誤υ
ピット数１以内であるようなアドレス（Ａ＋Ｂ）のみに
、所定の同期検出情報が書込まれている同期語検出判定
用ＲＯＭを備えている。
期語検出回路は、所定の同期語のビット数Ｎ（所定の正
整数）と許容検出誤シビット数を所定値感に指定するデ
ータのビット数Ｍ（所定の正整数）との和（Ｍ−１−Ｎ
）ビットをアドレス空間とし、上記Ｎビットのアドレス
・データＡとの同期語との間のハミング距離が、上記Ｍ
ピットのアドレス・データＢで指定される許容検出誤υ
ピット数１以内であるようなアドレス（Ａ＋Ｂ）のみに
、所定の同期検出情報が書込まれている同期語検出判定
用ＲＯＭを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の要部を示すブロック図であ
る。第１図に示されるように１本実施例は１シフトレジ
スタ１と、同期語検出判定用ＲＯＭ２とを備えている。
る。第１図に示されるように１本実施例は１シフトレジ
スタ１と、同期語検出判定用ＲＯＭ２とを備えている。
第１図において、受信されるビット系列信号１０１はシ
フトレジスタ１に入力されて、シリアルなビット系列信
号１０１はパラレルなビット系列信号１０２として出力
され、同期語検出判定用Ｒ，ＯＭ ２に入力される。同
期語検出判定用ＲＯＭ２には、所定の同期語のビット数
Ｎ（所定の正整数）と許容検出誤シビット数を所定値ε
に指定するデータのビット数Ｍ（所定の正整数）との和
の（Ｍ＋Ｎ）ビットをアドレス空間とし、上記Ｎビット
のアドレス・データＡと同期語との間のハミング距離か
、上記Ｍビットのアドレス・データＢで指定される許容
検出誤りビット数ε以内であるアドレス（Ａ＋Ｂ）のみ
に、所定の同期検出情報が１込まれている。同期語検出
判定用ＲＯＭ２においては、上述のビット系列信号１０
２の入力に対応して、ビット系列信号１０２よりＮビッ
トが切出されて上記ＲＯＭのアドレス・データ八に付与
され、許容検出誤シビット数εを指定するＭピットが上
記ＲＯＭのアドレス・データＢに付与される。この結果
、同期語検出判定用ＲＯＭ２からは、同期語の検出誤υ
ビット数が、前記許容検出ＦＡシビット数６以内である
時にのみ、同期語が検出されたものとして所定の同期語
検出信号１０４が出力される。
フトレジスタ１に入力されて、シリアルなビット系列信
号１０１はパラレルなビット系列信号１０２として出力
され、同期語検出判定用Ｒ，ＯＭ ２に入力される。同
期語検出判定用ＲＯＭ２には、所定の同期語のビット数
Ｎ（所定の正整数）と許容検出誤シビット数を所定値ε
に指定するデータのビット数Ｍ（所定の正整数）との和
の（Ｍ＋Ｎ）ビットをアドレス空間とし、上記Ｎビット
のアドレス・データＡと同期語との間のハミング距離か
、上記Ｍビットのアドレス・データＢで指定される許容
検出誤りビット数ε以内であるアドレス（Ａ＋Ｂ）のみ
に、所定の同期検出情報が１込まれている。同期語検出
判定用ＲＯＭ２においては、上述のビット系列信号１０
２の入力に対応して、ビット系列信号１０２よりＮビッ
トが切出されて上記ＲＯＭのアドレス・データ八に付与
され、許容検出誤シビット数εを指定するＭピットが上
記ＲＯＭのアドレス・データＢに付与される。この結果
、同期語検出判定用ＲＯＭ２からは、同期語の検出誤υ
ビット数が、前記許容検出ＦＡシビット数６以内である
時にのみ、同期語が検出されたものとして所定の同期語
検出信号１０４が出力される。
以上説明したように、本発明は、同期語の許容検出！ｌ
＃４シビット数を指定するデータを同期語検出判定用Ｒ
ＯＭのアドレスの一部として付与することによシ、上記
のＲＯＭのみにて同期語の検出が可能となるとともに、
ＲＯＭ自体において本、同期語に対する検出または不検
出という１ビツト分の表現で用が足シるために、所要デ
ータ長は１ビツトとなり、部品チップ数が少数で済むと
いう効果がある。
＃４シビット数を指定するデータを同期語検出判定用Ｒ
ＯＭのアドレスの一部として付与することによシ、上記
のＲＯＭのみにて同期語の検出が可能となるとともに、
ＲＯＭ自体において本、同期語に対する検出または不検
出という１ビツト分の表現で用が足シるために、所要デ
ータ長は１ビツトとなり、部品チップ数が少数で済むと
いう効果がある。
第１図は、本発明の一実施例の要部を示すブロック図、
第２図は憚来のディジタル同期語検出回路の要部を示す
ブロック図である。 図において、１，３・・・・・・シフトレジスタ、２・
・・・・・同期語検出判定用ＲＯＭ、４・・・・・・同
期語ハミング距離算出回路、５・・・・・・大小一致判
定回路。
第２図は憚来のディジタル同期語検出回路の要部を示す
ブロック図である。 図において、１，３・・・・・・シフトレジスタ、２・
・・・・・同期語検出判定用ＲＯＭ、４・・・・・・同
期語ハミング距離算出回路、５・・・・・・大小一致判
定回路。
Claims (1)
- 所定の同期語のビット数Ｎ（所定の正整数）と許容検出
誤りビット数を所定値εに指定するデータのビット数Ｍ
（所定の正整数）との和（Ｍ＋Ｎ）ビットをアドレス空
間とし、上記Ｎビットのアドレス・データＡと同期語と
の間のハミング距離が、上記Ｍビットのアドレス・デー
タＢで指定される許容検出誤りビット数ε以内であるよ
うなアドレス（Ａ＋Ｂ）のみに、所定の同期検出情報が
書込まれている同期語検出判定用ＲＯＭ（Ｒｅａｄ Ｏ
ｎｌｙＭｅｍｏｒｙ）を備えることを特徴とするディジ
タル同期語検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200924A JPS6260331A (ja) | 1985-09-10 | 1985-09-10 | デイジタル同期語検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60200924A JPS6260331A (ja) | 1985-09-10 | 1985-09-10 | デイジタル同期語検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260331A true JPS6260331A (ja) | 1987-03-17 |
Family
ID=16432540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60200924A Pending JPS6260331A (ja) | 1985-09-10 | 1985-09-10 | デイジタル同期語検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111489A (ja) * | 1988-10-19 | 1990-04-24 | Hitachi Ltd | 基板洗浄装置 |
| JP2007144705A (ja) * | 2005-11-25 | 2007-06-14 | Toppan Forms Co Ltd | ラベル製造装置 |
-
1985
- 1985-09-10 JP JP60200924A patent/JPS6260331A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111489A (ja) * | 1988-10-19 | 1990-04-24 | Hitachi Ltd | 基板洗浄装置 |
| JP2007144705A (ja) * | 2005-11-25 | 2007-06-14 | Toppan Forms Co Ltd | ラベル製造装置 |
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