JPS607315B2 - デイジタル相関検出器 - Google Patents
デイジタル相関検出器Info
- Publication number
- JPS607315B2 JPS607315B2 JP54139150A JP13915079A JPS607315B2 JP S607315 B2 JPS607315 B2 JP S607315B2 JP 54139150 A JP54139150 A JP 54139150A JP 13915079 A JP13915079 A JP 13915079A JP S607315 B2 JPS607315 B2 JP S607315B2
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- output
- bits
- input
- code sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Measurement And Recording Of Electrical Phenomena And Electrical Characteristics Of The Living Body (AREA)
- Complex Calculations (AREA)
- Image Analysis (AREA)
Description
【発明の詳細な説明】
この発明はディジタル伝送路において予め定められた一
定の符号系列を検出するための相関検出器において、検
出に際した一定数の不一致ビットの存在を許容する場合
の相関検出器に関するものである。
定の符号系列を検出するための相関検出器において、検
出に際した一定数の不一致ビットの存在を許容する場合
の相関検出器に関するものである。
従来この種の装置として第１図に示すものがあった。
図において、１は入力されるディジタルビット系列Ｄと
予め定められた長さＮの符号系列Ａ（図示せず）とを比
較し、出力ａ，〜ａＮに一致又は不一致を示すディジタ
ル出力を出す比較器、２は比較器１により出力された一
致ビット又は不一致の数を加算し、パイナリデータｂを
出力する全加算器、３はパイナリデータｂと検出時に許
容される不一致ビット数Ｃとを批較し、不一致数を表わ
すバィナリデータｂが許容数Ｃと等しいか、これよりも
小さければ符号系列Ａを検出したとする信号ｄ，を出力
し、パイプリデータｂがＮ−Ｃと等しいか、これより大
きければ、符号系列Ａを検出したとする信号らを出力す
る数値比較器である。ここでＡは符号系列Ａの反転を表
わし、第１図中、ＣＬはクロツクを示す。なお、ここで
検出時に不一致ビット数をＣまで許容することは、一般
に雑音が相加されデータ入力に対し、所定の符号系列の
検出を行なう際、入力データ系列と予め定められた符号
系列が全て一致したときのみ入力データ系列の中に該符
号系列が検出されたと判定すると該符号系列の検出を見
逃す確率が大きくなるため、これを防ぐために一般に用
いられている手法である。
予め定められた長さＮの符号系列Ａ（図示せず）とを比
較し、出力ａ，〜ａＮに一致又は不一致を示すディジタ
ル出力を出す比較器、２は比較器１により出力された一
致ビット又は不一致の数を加算し、パイナリデータｂを
出力する全加算器、３はパイナリデータｂと検出時に許
容される不一致ビット数Ｃとを批較し、不一致数を表わ
すバィナリデータｂが許容数Ｃと等しいか、これよりも
小さければ符号系列Ａを検出したとする信号ｄ，を出力
し、パイプリデータｂがＮ−Ｃと等しいか、これより大
きければ、符号系列Ａを検出したとする信号らを出力す
る数値比較器である。ここでＡは符号系列Ａの反転を表
わし、第１図中、ＣＬはクロツクを示す。なお、ここで
検出時に不一致ビット数をＣまで許容することは、一般
に雑音が相加されデータ入力に対し、所定の符号系列の
検出を行なう際、入力データ系列と予め定められた符号
系列が全て一致したときのみ入力データ系列の中に該符
号系列が検出されたと判定すると該符号系列の検出を見
逃す確率が大きくなるため、これを防ぐために一般に用
いられている手法である。
また、入力データに対し符号系列Ａの検出は場合によっ
ては必ずしも必要とはされないが、符号系列Ａの検出に
付随して容易に可能であるため付記した。
ては必ずしも必要とはされないが、符号系列Ａの検出に
付随して容易に可能であるため付記した。
第２図は第１図の比較器１の動作を説明するためのもの
であり、一例として４ビットの１００１という符号を入
力データＤの中から見出す比較器を示したものである。
であり、一例として４ビットの１００１という符号を入
力データＤの中から見出す比較器を示したものである。
同図において、４は４ビットの直列入力、並列出力のシ
フトレジスタ、５はィンバータである。入力データＤの
中に１００１というシーケンスが存在すると、比較器１
の出力ａ，、ａ２、ａ３、ａ４はすべて“０”となる。
即ち、この比較器１の出力には不一致ビットに対応して
“１”が現われる。一般にＮビットの符号比較は同様の
考え方によって行なうことができる。第３図は、このよ
うにして得られた不一致ビットの数を加え合わせて数値
化するための加算回路を、現実に得られる４ビット全加
算器６を用いてＮ＝１６の符号検出について構成した列
である。
フトレジスタ、５はィンバータである。入力データＤの
中に１００１というシーケンスが存在すると、比較器１
の出力ａ，、ａ２、ａ３、ａ４はすべて“０”となる。
即ち、この比較器１の出力には不一致ビットに対応して
“１”が現われる。一般にＮビットの符号比較は同様の
考え方によって行なうことができる。第３図は、このよ
うにして得られた不一致ビットの数を加え合わせて数値
化するための加算回路を、現実に得られる４ビット全加
算器６を用いてＮ＝１６の符号検出について構成した列
である。
図中、Ａｏ〜Ａ３は４ビット全加算器６の一方の４ビッ
ト入力、Ｂ。〜Ｂ３は他方の４ビット入力、Ｑ〜Ｑは両
４ビット入力へ〜Ａ３とＢｏ〜Ｂ３とを加算した出力で
あり、この図の例では７個の４ビット全加算器６を必要
としている。従釆の装置は以上のように構成されている
ので、符号長Ｎが増大するに従って多数の全加算器を必
要とし、装置の占有するスペースが大きくなる欠点があ
った。
ト入力、Ｂ。〜Ｂ３は他方の４ビット入力、Ｑ〜Ｑは両
４ビット入力へ〜Ａ３とＢｏ〜Ｂ３とを加算した出力で
あり、この図の例では７個の４ビット全加算器６を必要
としている。従釆の装置は以上のように構成されている
ので、符号長Ｎが増大するに従って多数の全加算器を必
要とし、装置の占有するスペースが大きくなる欠点があ
った。
この発明は上言己のような従来のものの欠点を除去する
ためになされたもので、全加算器と数値比較器を少数の
比較的小容量のＲＯＭ（Ｒｅａｄ０ＭｙＭｅｍｏひ）で
置きかえ、使用する回路素子の数を大幅に減少させたデ
ィジタル相関検出器を提供することを目的としている。
ためになされたもので、全加算器と数値比較器を少数の
比較的小容量のＲＯＭ（Ｒｅａｄ０ＭｙＭｅｍｏひ）で
置きかえ、使用する回路素子の数を大幅に減少させたデ
ィジタル相関検出器を提供することを目的としている。
以下、まずこの発明の基本的な考え方を説明する。第４
図はＮ：１６の場合についてのこの発明の基本構成を示
す。比較器１の出力は、ＲＯＭ７のアドレス入力へ〜Ａ
，５に接続ごており、すべてのとりうる不一致出力の組
合せぞ６通りに対し、ＲＯＭ７の１つずつアドレスが対
応する。ＲＯＭ７は２ビットの出力を有しており、２ビ
ットでもつて０、１、２の３つの状態を出力することが
できる。ここで、アドレス入力へ〜Ａ，５にＣ個以下の
“１’’則ち不一致ビットが存在する場合、これに対す
るＲＯＭ７のアドレスに“１”を書き込んでおき、１６
−Ｃ個以上の不一致ビットが存在する場合、これに対応
するＲＯＭ７のアドレスに‘‘２”を書き込み、これ以
外のアドレスには“０”を書き込んでおけば、ＲＯＭ７
出力として“１”が得られれば符号系列Ａが、“２”が
得られれば符号系列Ａが検出されたことを知ることがで
きる。第４図において、Ｄｏに出力が得られた場合が上
記“１”に、Ｄ，に出力が得られた場合が上記“２”に
対応する。この場合、ＲＯＭ７の容量としては、少くと
もぞ６語×２ビットという大容量のものが必要であり、
現実には回路素子として得られないという問題点がある
。本発明は、一般にＮが１６より大きい場合も含めて、
以上の基本動作を複数の比較的小容量のＲＯＭを使用し
て行なわれるところに特徴がある。以下、この発明の一
実施例につき構成を説明する。
図はＮ：１６の場合についてのこの発明の基本構成を示
す。比較器１の出力は、ＲＯＭ７のアドレス入力へ〜Ａ
，５に接続ごており、すべてのとりうる不一致出力の組
合せぞ６通りに対し、ＲＯＭ７の１つずつアドレスが対
応する。ＲＯＭ７は２ビットの出力を有しており、２ビ
ットでもつて０、１、２の３つの状態を出力することが
できる。ここで、アドレス入力へ〜Ａ，５にＣ個以下の
“１’’則ち不一致ビットが存在する場合、これに対す
るＲＯＭ７のアドレスに“１”を書き込んでおき、１６
−Ｃ個以上の不一致ビットが存在する場合、これに対応
するＲＯＭ７のアドレスに‘‘２”を書き込み、これ以
外のアドレスには“０”を書き込んでおけば、ＲＯＭ７
出力として“１”が得られれば符号系列Ａが、“２”が
得られれば符号系列Ａが検出されたことを知ることがで
きる。第４図において、Ｄｏに出力が得られた場合が上
記“１”に、Ｄ，に出力が得られた場合が上記“２”に
対応する。この場合、ＲＯＭ７の容量としては、少くと
もぞ６語×２ビットという大容量のものが必要であり、
現実には回路素子として得られないという問題点がある
。本発明は、一般にＮが１６より大きい場合も含めて、
以上の基本動作を複数の比較的小容量のＲＯＭを使用し
て行なわれるところに特徴がある。以下、この発明の一
実施例につき構成を説明する。
同様にＮ＝１６の場合を例にとる。第５図において、１
‘ま不一致又は一致を示すビットを出力する比較器、８
及び９は〆ｏ語×４ビットの容量を有する第１、第２の
ＲＯＭであり、比較器１の出力ａ，〜ａ，。が第１のＲ
ＯＭ８のアドレス入力に入力され、その出力Ｄｏ〜○３
と比較器１の出力ａ，．〜ａ，６とが第２のＲＯＭ９の
アドレス入力に入力されている。そしてこの相互に縦銃
後縞された両ＲＯＭ８，９により一定の符号系列Ａを検
出した場合と、その反転符号系列Ａを検出した場合と「
両符号系列Ａ，Ａを検出しない場合とで異なる出力信号
を出力する検出回路１０を構成しており、上記各場合の
出力が第２のＲＯＭ９の出力Ｄｏ，Ｄ，に得られるよう
になっている。第６図は第５図のようにＲＯＭを縦続接
続した場合のアドレス入力と出力の関係を示す図である
。次に動作について説明する。
‘ま不一致又は一致を示すビットを出力する比較器、８
及び９は〆ｏ語×４ビットの容量を有する第１、第２の
ＲＯＭであり、比較器１の出力ａ，〜ａ，。が第１のＲ
ＯＭ８のアドレス入力に入力され、その出力Ｄｏ〜○３
と比較器１の出力ａ，．〜ａ，６とが第２のＲＯＭ９の
アドレス入力に入力されている。そしてこの相互に縦銃
後縞された両ＲＯＭ８，９により一定の符号系列Ａを検
出した場合と、その反転符号系列Ａを検出した場合と「
両符号系列Ａ，Ａを検出しない場合とで異なる出力信号
を出力する検出回路１０を構成しており、上記各場合の
出力が第２のＲＯＭ９の出力Ｄｏ，Ｄ，に得られるよう
になっている。第６図は第５図のようにＲＯＭを縦続接
続した場合のアドレス入力と出力の関係を示す図である
。次に動作について説明する。
第５図のＲＯＭ８のアドレス入力には１０ビット分の不
一致情報が入力される。
一致情報が入力される。
たとえばアドレス川こ対応するＲＯＭ８の出は０、アド
レスーに対応するＲＯＭ８の出力は、１をバイナリコー
ドで表わしたときの“１”の数が１個であるから１、ア
ドレス２に対応する出力も同じ法側により１となるよう
にＲＯＭ８を予めプログラムしておく。このようにして
１０ビットのアドレス指定に対してそのアドレス線の中
に存在する“１”の数、即ち比較器１の出力に存在する
不一致ビット数を対応するアドレスに書き込んでおく。
これによりＲＯＭ８の出力Ｄｏ〜Ｄ４にはＲＯＭ８のア
ドレス入力１０ビットの中の“１”の数が０〜１０まで
のパィナリデータ４ビットの形で得られることになる。
この世力はＲＯＭ９のアドレス入力のうちの４ビット（
第５図の例では上位４ビット）を指定する。ＲＯＭ９の
残りの６ビットのアドレスには、比較器１の残りの６ビ
ットが入力される。比較器１の出力６ビットとＲＯＭ８
の出力４ビットで指定されたＲＯＭ９のアドレスには、
ＲＯＭ８の出力４ビットで指定された数と比較器１の出
力６ビットの中に存在する“１”の数を合計し、これが
値Ｃを越えない場合、そのアドレスには１を書き込み、
値Ｎ−Ｃ以上となるアドレスには２を書き込み、それ以
外のアドレスには０を書き込んでおくことにより、符号
系列Ａ，Ａの検出判定が可能となる。第６図ではＣ＝１
としており、またＲＯＭ９のＤｏ，Ｄ，の意味するとこ
ろは第４図及び第５図と同一である。なお上記実施例で
は、Ｎ＝１６に対して１０２４語×４ビットのＲＯＭ２
個を使用する例を示したが、同じような考え方で２５６
語×４ビットのＲＯＭ針固でも構成可能であり、またＮ
が１６以外の値を取った場合でも同様の考え方でＲＯＭ
を縦縞接続することにより、相関検出器の動作を行なわ
せることができる。
レスーに対応するＲＯＭ８の出力は、１をバイナリコー
ドで表わしたときの“１”の数が１個であるから１、ア
ドレス２に対応する出力も同じ法側により１となるよう
にＲＯＭ８を予めプログラムしておく。このようにして
１０ビットのアドレス指定に対してそのアドレス線の中
に存在する“１”の数、即ち比較器１の出力に存在する
不一致ビット数を対応するアドレスに書き込んでおく。
これによりＲＯＭ８の出力Ｄｏ〜Ｄ４にはＲＯＭ８のア
ドレス入力１０ビットの中の“１”の数が０〜１０まで
のパィナリデータ４ビットの形で得られることになる。
この世力はＲＯＭ９のアドレス入力のうちの４ビット（
第５図の例では上位４ビット）を指定する。ＲＯＭ９の
残りの６ビットのアドレスには、比較器１の残りの６ビ
ットが入力される。比較器１の出力６ビットとＲＯＭ８
の出力４ビットで指定されたＲＯＭ９のアドレスには、
ＲＯＭ８の出力４ビットで指定された数と比較器１の出
力６ビットの中に存在する“１”の数を合計し、これが
値Ｃを越えない場合、そのアドレスには１を書き込み、
値Ｎ−Ｃ以上となるアドレスには２を書き込み、それ以
外のアドレスには０を書き込んでおくことにより、符号
系列Ａ，Ａの検出判定が可能となる。第６図ではＣ＝１
としており、またＲＯＭ９のＤｏ，Ｄ，の意味するとこ
ろは第４図及び第５図と同一である。なお上記実施例で
は、Ｎ＝１６に対して１０２４語×４ビットのＲＯＭ２
個を使用する例を示したが、同じような考え方で２５６
語×４ビットのＲＯＭ針固でも構成可能であり、またＮ
が１６以外の値を取った場合でも同様の考え方でＲＯＭ
を縦縞接続することにより、相関検出器の動作を行なわ
せることができる。
以上のように、この発明によれば、従来の相関検出器の
全加算器及び数値比較器の部分を小容量ＲＯＭの縦続接
続により少数の回路素子で構成したので、装置の小形化
が可能となる効果がある。
全加算器及び数値比較器の部分を小容量ＲＯＭの縦続接
続により少数の回路素子で構成したので、装置の小形化
が可能となる効果がある。
第１図は従来の相関検出器を示す構成図、第２図は従釆
装置及びこの発明の一実施例において共通に使用される
比較器の構成図、第３図は従来の相関検出器における加
算器の構成図、第４図はこの発明の基本となる相関検出
器の構成図、第５図はこの発明の一実施例による相関検
出器の構成図、第６図は第５図の実施例の動作を説明す
るための図である。 １・・・・・・比較器、８，９・・・・・・ＲＯＭ、１
０・・・・・・検出回路。 なお図中、同一符号は同一又は相当部分を示す。第１図 第２図 第３図 第４図 第５図 第６図
装置及びこの発明の一実施例において共通に使用される
比較器の構成図、第３図は従来の相関検出器における加
算器の構成図、第４図はこの発明の基本となる相関検出
器の構成図、第５図はこの発明の一実施例による相関検
出器の構成図、第６図は第５図の実施例の動作を説明す
るための図である。 １・・・・・・比較器、８，９・・・・・・ＲＯＭ、１
０・・・・・・検出回路。 なお図中、同一符号は同一又は相当部分を示す。第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- １ デイジタル伝送路において検出に際して一定数の不
一致ビツトの存在を許容して予め定められた一定の符号
系列を検出するデイジタル相関検出器において、データ
入力と上記一定の符号系列とを比較する比較器と、相互
に縦続接続された複数のリードオンリメモリからなり上
記比較器の出力が各リードオンリーメモリのアドレス入
力に入力され予め書き込まれた内容により上記一定の符
号系列を検出した場合と上記一定の符号系列を検出しな
い場合とで異なる出力信号を出力する検出回路とを備え
たことを特徴とするデイジタル相関検出器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54139150A JPS607315B2 (ja) | 1979-10-25 | 1979-10-25 | デイジタル相関検出器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54139150A JPS607315B2 (ja) | 1979-10-25 | 1979-10-25 | デイジタル相関検出器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5663665A JPS5663665A (en) | 1981-05-30 |
| JPS607315B2 true JPS607315B2 (ja) | 1985-02-23 |
Family
ID=15238723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54139150A Expired JPS607315B2 (ja) | 1979-10-25 | 1979-10-25 | デイジタル相関検出器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607315B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183113U (ja) * | 1986-05-13 | 1987-11-20 |
-
1979
- 1979-10-25 JP JP54139150A patent/JPS607315B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183113U (ja) * | 1986-05-13 | 1987-11-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5663665A (en) | 1981-05-30 |
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