SU1203602A1 - Запоминающее устройство - Google Patents

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе специализирОЕ анных цифровых вычислительных машин (СЦВМ) иили систем обработки и передачи цифровых данных.

Цель изобретени  - повышение надежности устройства.

На чертеже представлена блок-схема устройства.

Устройство содержит первый 1, второй 2 и третий 3 блоки пам ти, первый 4, второй 5 и третий 6 .блоки контрол , первый 7, второй 8 и третий 9 блоки сравнени , первый 10, второй 1, третий 12, четвертый 3, п тый 14 и шестой 15 элементы И, первый 16, второй 17 и третий 18 элементы ИЛИ, первый 19, второй 20 и третий 21 блоки элементов И, элемент 22 задержки, блок 23 элементов ИЛИ, регистр 24 адреса, дешифратор 25 кода адреса, накопитель 26, информационное поле 27 накопител , поле 28 контрольных разр дов накопител , выходной регистр 29, блок 30 свертки по модулю 2, блок 31 сравнени , адресный вход 32, вход 33 опроса и выходную шину 34.

Запоминаюшее устройство работает сле- дуюш,им образом.

На вход 32 устройства подаетс  код адреса , а на вход 33 - сигнал опроса. В каждом блоке 1-3 пам ти код адреса подаетс  на вход регистра 24, и сигнал опроса - на второй вход дешифратора 25, управл ю- шего регистром 24. При наличии сигнала опроса на входе дешифратора 25 на одном из его выходов по вл етс  сигнал, при помощи которого выбираетс  информаци  из соответствуюш,ей  чейки накопител  26. С выхода информационного пол  27 и пол  28 контрольных разр дов накопител  26 считанна  информаци  поступает на вход регистра 29. С выхода регистра 29 информаци  поступает на выходы блоков 1-3 пам ти. Информационна  ее часть с первого выхода блока 1 пам ти подаетс  на первые входы блоков 7 и 8 сравнени , с первого блока 2 пам ти подаетс  на второй вход блока 7 и на первый вход блока 9, с первого выхода блока 3 пам ти подаетс  на вторые входы блоков 8 и 9. В блоках 7-9 сравнени  происходит поразр дное сравнение информации , считанной из блоков пам ти. В случае равенства информации, считанной из блоков 1 и 2 пам ти, на втором выходе блока 7 формируетс  сигнал «Равно, который через элемент ИЛИ 16 поступает на второй вход элемента И 10. При наличии на nepeorvi входе элемента И 10 сигнала опроса, он формирует сигнал, поступающий через элемент ИЛИ 17 на третий вход блока элементов И 20, тем самым разрешающий считывание информации и ее контрольных признаков из блока 2 пам ти через блок 23 на выходную шину 34. Аналогично происходит сравнение блоком 9 информации, считываемой из блоков 2 и 3 пам ти и, в случае равенства, передача информации и ее контрольных признаков на выходную шину 34. Также выполн етс  блоком 8 сравнение информации, считываемой из блоков 1 и 3 пам ти. При ее равенстве на втором выходе блока 8 формируетс  сигнал «Равно, который подаетс  на второй вход элемента И 14. При наличии на первом входе элемента

И 14 сигнала опроса, он формирует сигнал разрешени  считывани  информации, который через элемент ИЛИ 18 поступает на третий вход блока 21 и, тем самым, разрешает считывание информации и ее контрольных признаков из блока 3 через блок 23 на выходную шину 34. В случае неравенства информации, считываемой из блоков 1 и 2, 1 и 3, 2 и 3 пам ти, на первом выходе каждого из блоков 7, 8 и 9 сравнени  формируетс  сигнал «не равно, который поступает на первый, третий и второй входы элемента И 13 соответственно. При наличии на всех входах одновременно элемента И 13 сигналов «Не равно элемент И 13 выработает разрешающий сигнал дл  элементов И 11, 12 и 15. Информаци  с выходов блоков 1-3 пам ти поступает соответственно на входы блоков 4-6 контрол , где ее информационна  часть свертываетс  при помощи блока 30 по заложенным контрольным признакам. Результаты свертки

сравниваютс  в каждом блоке 4, 5 и 6 с контрольными признаками блоков 31 сравнени . Сигнал опроса подаетс  на первые входы блоков 4-6 контрол  с выхода элемента 22 задержки (дл  синхронизации работы устройства ). В случае равенства результата

свертки информационной части и контрольного признака (признаков) в блоке 4, а также наличи  сигнала опроса на входе этого блока, блок 31 блока 4 формирует сигнал, который поступает на первый вход элемента И 11. При наличии на втором входе элемента И 11

сигнала разрешени  на его выходе по вл етс  сигнал, поступающий на третий вход блока элементов И 19 и, тем самым, раз- решаюпхий передачу информации и ее контрольных признаков, поступающих на вход

блока элементов И 19 дальще - через блок элементов ИЛИ 23 на выходную шину 34 устройства. В случае неравенства результатов свертки информационной части и контрольного признака (признаков) в блоке 4, этот блок не вырабатывает сигнал опроса.

В работу включатс  цепи, обеспечивающие считывание информации из блока 2 пам ти через блок элементов И 20 и блок элементов ИЛИ 23 на выходную шину 34 устройства. Контроль информации в этом случае осуществл етс  блоком 5 контрол , работа которого аналогична работе блока 4 контрол . Сигнал опроса формируетс  элементом И 12 и через элемент ИЛИ 17 поступает на третий вход блока элементов И 20. Аналогично

происходит контроль и считывание информации из блока 3 пам ти. Контроль производитс  блоком 6 контрол , сигнал опроса

вырабатываетс  элементом И 15 и через элемент ИЛИ 18 поступает на третий вход блока элементов И 21.

33

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее первый и второй блоки памяти, первый и второй блоки контроля, элемент задержки, первый блок сравнения, первый, второй и третий элементы И, блок элементов ИЛИ, первый и второй блоки элементов И, причем первые и вторые входы блоков памяти являются входами устройства, вторые входы блоков памяти подключены к входу элемента задержки, выход которого соединен с первыми входами блоков контроля, первый выход первого блока памяти подключен к второму входу первого блока контроля, первому входу первого блока сравнения и первому входу первого блока элементов И, второй выход первого блока памяти соединен с третьим входом первого блока контроля и вторым входом первого блока элементов И, первый вход первого элемента И соединен с входом элемента задержки, выходы первого и второго блоков контроля подключены соответственно к первым входам второго и третьего элементов И, выход второго элемента И соединен с третьим входом первого блока элементов И, первый выход второго блока памяти подключен к второму входу второго блока контроля, второму входу первого блока сравнения и первому входу второго блока элементов И, второй выход второго блока памяти соединен с третьим входом второго блока контроля и вторым входом второго блока элементов И, выходы первого и второго блоков элементов И подключены к первому и второму входам блока элементов ИЛИ. выход которого является выходом устройства, отличающееся тем, что.

   с целью.повышения надежности устройства, оно содержит третий блок памяти, третий блок контроля, второй и третий блоки сравнения, первый, второй и третий элементы ИЛИ. третий блок элементов И. четвертый пятый и шестой элементы И. причем первый вход третьего блока контроля соединен с выходом элемента задержки, первый и второй входы третьего блока памяти подключены соответственно к первым и вторым входам первого и второго блоков памяти, первый выход третьего блока памяти соединен с вторым входом третьего блока контроля, вторы.ми входами второго и третьего блоков сравнения и первым входом третьего блока элементов И, второй вход которого подключен к третьему входу третьего блока контроля q и к второму выходу третьего блока памяти, выход третьего блока элементов И соединен с третьим входом блока элементов ИЛИ, первые входы второго и третьего блоков сравнения подключены соответственно к первым выходам первого и второго У оков памяти, первые выходы блоков сравнения подключены к входам четвертого элемента И. выход которого соединен с вторыми входами второго, третьего и шестого элементов И. вторые выходы первого и третьего блоков сравнения подключены к входам первого элемента ИЛИ. выход которого соединен с вторым входом первого элемента И. выходы первого и третьего элементов И подключены к входам второго элемента ИЛИ, выход которого соединен с третьим входом второго блока элементов И. первый вход первого элемента И соединен с первым входом пятого элемента И, второй вход которого подключен к второму выходу второго блока сравнения, выход третьего блока контроля соединен с первым входом шестого элемента И. выходы пятого и шестого элементов И соединены с входами третьего элемента ИЛИ. выход которого подключен к трешему входе третьего блока элементов И.

   SU .„1203602