Изобретение относитс к цифровой вычислительной технике и может быть использовано в составе специалиэиро:ванных цифровых вычислительных машин (СЦВМ) или систем обработки и передачи цифровых данных. Известно запоминающее устройство с контролем записанной информации , содержащее адреса, выход которого через дешифратор адресов подключен к входу накопител , соединенного соответствующими выходами с входами регистра, причем люба чейка пам ти нар ду с информационной частью имеет дополнительные разр ды, в которых хран тс контрольные признаки свертки , относ щиес как к коду числа,так и к коду адреса, по которому выбираете данна чейка fl J, Недостатком этого устройства вл етс отсутствие в его составе средств обеспечивающих функционирование устройства при обнаружении в нем схемами контрол отказа одной, из чеек накопител , что снижает его надежност Кроме того, свертка информации по модулю и сравнение ее с контрольными признаками, -необходимое дл установлени факта исправности или неисправности , увеличивает врем выдачи информации изустройства, что приводит к снижению его быстродействи . Наиболее близким к изобретению по технической сущности вл етс запоминающее устройство, содержащее блок посто нной пам ти и блок пам ти с электрической сменой информации,включающие информационную сеть с контроль |НЫми признаками, блок контрол , соегр щий из схемы свертки и схемы сравнени , блоки вентилей,, блок сравнени контрольных признаков и выходной блок. В случае отказа по любому адресу чейки посто нного запоминающего блока, в устройстве обеспечена возмож ность замещени ее чейкой пам ти пос то нного запоминающего блока с электрической сменой информации- 2J. Недостатком известного устройства вл етс необходимость осуществлени свертки информации, считываемой как из посто нного запоминающего блока, так и из посто нного запоминающего блока с электрической сменой информации, и сравнение свеЬтки инфор мации с ее контрольными признаками, в результате чего увеличиваетс врем выдачи информации из устройства, что приводит к снижению его быстродействи . Цель изобретени - повыиение быстродействи устройства при высокой достоверности считываемой информации Поставленна цель достигаетс тем что в запоминающее устройст&о, содержащее блоки пам ти, первые и вторые Iэходы которых вл ютс входом устрой ;ства,вторые входы блоков пам ти п.од ключены к входу элемента задержки, два блока контрол , первые входы которых св заны с выходом элемента задержки , первый выход одного блока пам ти подключен к второму входу первого блока контрол и к первому входу первого элемента И, первый выход другого блока пам ти подключен к второму входу второго блока контрол и к первому входу второго элемента И, второй выход одного блока пам ти соединен с третьим входом первого блока контрол и с вторым входом первого элемента И, второй.выход другого блок-а пам ти подключен к третьему входу второго блока контрол и к второму входу второго элемента И, выходы первого и второго элементов И соединены с блоком элементов ИЛИ, выход которого вл етс выходом устройства, введены третий элемент И, блок сравнени ,три блока элементов И, причем первый и второй входы блока сравнени подключены соответственно к первым выходам одного и другого блоков пам ти,первый вход первого блока элементов и соеди1нен с выходом первого блока контрол , первый вход второго блока элементов И подключен к выходу второго блока контрол , первый вход третьего блока элементов И соединен с .первым выходом блока сравнени , вторые входы первого и второго блоков элементов И подключены к второму выходу блока сравнени , второй -вход третьего блока элементов И соединен с. вторым входом устройства, выход первого блока элементов И подключен к третьему входу первого элемента И, выход второго блока элементов соединен с третьим входом второго элемента И, выход третьего блока элементов И подключен к третьему входу третьего элемента И, первый вход третьего элемента И соединен с вторым выходом одного блока пам ти, а второй вход - с первым выходом другого блока пам ти, выходы третьего Элемента И подключены к входу блока элементов ИЛИ. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит два блока 1 и 2 пам ти, два блока 3 и 4 контрол , три блока 5-7 элементов И, три элемента И 8-10, блок 11 сравнени ,элемент 12 задержки, блок 13 элементов ИЛИ. Каждый из блоков 1 и 2 пам ти включает в себ регистр 14 адреса, дешифратор 15 кода адреса, накопитель 16, информационное поле 17 накопител , поле 18 контрольных разр дов накопител , выходной регистр 19. Каждый из блоков 3 и 4 состоит из блока 20 свертки по модулю два и блока.21 сравнени . Устройство содержи адресный вход 22, вход 23 опроса и выходную шину 24, вл ющуюс ,выходом устройства. Первые входы блоков 1 и 2пам ти подключены к адресному входу 22 устройства, вторые входы блоков пам ти срединены с входом 23 опроса устройства. Первый выход блока 1 пам ти подключен к вто рому входу блока 3, к первому входу элемента И 8 к к первому входу блока 11. второй выход блока 1пам ти соединен с третьим входом блока 3, с -вторым входом элемента И 8 и с первым входом элемента И,9. Первый выход блока пам ти 2 подключен к второму входу блока 4, к первому входу элемента И 10, к второму входу элеме та И и к второму входу блока 11.Вто .рой выход блока 2 пам ти соединен с третьим входом блока 4 и со вторым (ВХОДОМ элемента И 10. Первые входы блоков 3 и 4 подключены к выходу эле мента 12 задержки, вход которого сое дивен с входом 23 опроса устройства Выход блока 2 подключен к первому входу блока 5, а выход блока 4 соединен с первым входом блока 7. Вторые входы блоков 5 и 7 подключены к второму выходу блока 11, первый выход которого соединен с первым входом блока 6. Второй вход которого подключен к входу 23 опроса устройства . Выходы блоков 5-7 соединены с третьими входами элементов И 8 -10 соответственно. Выходы элементов/И 8-10 подключены к входу блока 13, выход которого соединен с выходной шиной 24. Второй вход блока 3 (4) в л етс входом блока 20, выход которо го подключен к первому входу блока 2 -f Второй и третий входы блока 21 вл ютс первым и третьим входами блока 3(4), а его выход - выходом соответственно блока 3(4). Первый вход блока 1(2) пам ти вл етс входом регистра 14 выход которого св зан с первым входом дешифратора 15, второй вход которого вл етс вторым входом блока 1(21пам тк . Выход дешифратора 1.5 подключен к входу накопител 16.Информационное поле 17 и поле 18 контроль ных разр дов накопител 16 св заны с выходным регистром 19, первый и второй выходы которого вл ютс COOT ветственно первым и вторым выходами ,блока 1(2) пам ти. Устройство работает следующим образом . На вход 22 устройства поступает код адреса, а на вход 23 - сигнал опроса. В каждом блоке 1 и 2 пам ти код адреса подаетс на вход регист ра 14, а сигнал опроса - на второй вход дешифратора 15, управл емого регистром 14. При наличии сигнала опроса на входе дешифратора 15, на одном из его выходов по вл етс сигнал , при помощи которого выбираетс информаци из соответствующей чейки накопител 16. С выхода информационного пол 17 и пол 18 контрольных разр дов, накопител 1, считанна информаци поступает на вход регистра 19. С выхода регистра 19 информаци поступает на выходы блоков 1 и 2 пам ти. Информационна ее часть с первого выхода блоков 1 и 2 пам ти подаетс соответственно на первый и второй входы блока 11, где осуществл етс поразр дное сравнение. В случае равенства сравниваемой информации на первом выходе блока 11 формируетс разрешающий потенциал дл блока S элементов И. При наличии на втором входе блока 6 элементов И сигнала опроса, этот сигнал, пройд блок 6 элементов И, поступает на вход элемента 9. На первый вход элемента 9 подаютс контрольные признаки -информации , считываемые из блока 1 пам ти , а на второй вход элемента И 9 информационна часть, считанна из блока 2 пам ти. При наличии на третьем входе элемента И 9 сигнала опроса, поступивша на его первый и .второй входы информаци будет передана через |блок 13 на выходную шину 24. В случае неравенства информации, поступающей на вход блока 11, на его , первом выходе по вл етс сигнал запрета дл блока 6 элементов И, а на втором выходе - сигнал разрешени дл блоков 5 и 7 элементов И. Информаци с выходов блоков 1 и 2 пам ти поступает - соответственно на входы блоков 3 и 4 контрол , где ее информационна часть свертываетс при помощи блока 20. по заложенным контрольным признакам . Результаты свертки сравниваютс в каждом блоке 3 и 4 с контрольным признаком (признакс1ми) блоком 21 сравнени . Сигнал опроса подаетс на первые входы блоков 3 и 4 контрол с выхода элемента задержки 12 (дл синхронизации работы устройства). В случае равенства результата свертки информационной части и .контрольного признака (признаков) в блоке 3, а также наличи сигнала опроса на входе этого блока блок 21 .блока 3 формирует сиг:нал , который поступает на вход блока j5 элементов И. При наличии на втором входе блока 5 разрешени на его выходе по вл етс сигнал, который поступает на третий вход элемента 8. По этому сигналу информаци , поступивша на вход элемента 8 передаетс , через блок элементов ИЛИ 13 на выходную шину 24 устройства. В случае неравенства результатов свертки информационной части и контрольного признака (признаков) в блоке 3,этот блок не вырабатывает сигнал -опроса. В работу включатс цепи, обеспечивающие ситыванне информации из блока 2 пам -ти через элемент 10. Работа блока 4 и формирование им сигнала опроса дл блока 7 происходит аналогично . При наличии разрешени на BtopoM входе блока 7 с его. выхода снимаетс сигнал, переписывающий информацию из блока 2 пам ти,через блоки 10 и 13 на выходную шину 24 устройства.
Использование новых элементов блока сравнени , блоков элементов и и элемента И с их св з ми обеспечивает сокращение времени контрол информации, при ее поразр дном сравнении по отношению к времени, необходимому на осуществление контрол .по модулю.
Техническое преимущество предлагаемого устройства по сравнению с известным -заклочаетс в повышении
5 его быстродействи при высокой достоверности считываемой информации. Гехнический эффект достигаетс тем, что процесс поразр дного сравнени информации, считываемой из каж10 дого блока пам ти, осуществл етс быстрее чем ее свертывание и сравнение с контрольньм признаком.