KR940018762A - 추론적 데이타 전송 기능을 가진 데이타 처리기 및 전송 방법 - Google Patents
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Abstract
추론적 데이타 전송 기능을 가진 데이타 처리기가 주소 회로(40) 및 데이타 회로(42, 44)를 구비한다. 상기 주소 회로는 데이타 블럭 및 태그와 관련된 메모리 주소를 발생한다. 상기 태그는 상기 데이타 블럭의 타당성을 표현한다. 상기 데이타 회로는 제 1 시간에서 상기 메모리 주소와 관련된 상기 데이타 블럭을 수신하고, 연속된 제 2 시간에서 신호를 수신한다. 상기 신호는 상기 데이타 블럭의 타당성을 표현한다. 상기 데이타 회로는 상기 신호에 응답하여 상기 데이타 블럭을 거부한다. 예를들어 상기 데이타 처리기는 주소 비교 또는 오류 정정 코드 장치와 동시에 상기 데이타의 타당성이 결정되는 동안에 데이타를 수신할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명에 따라 구성된 데이타 처리 시스템의 블럭도, 제 2 도는 제 1 도에 도시된 중앙 처리 장 치의 블럭도, 제 3 도는 제 2 도에 도시된 메모리 대기 행렬 및 버스 인터페이스 장치의 블럭도.
Claims (4)
- 데이타 블럭 및, 상기 데이타 블럭의 타당성을 표현하는 태그와 관련된 메모리 주소를 발생하는 주소 회로(40) 및 ; 제 1 시간에서 상기 메모리(42, 44) 주소와 관련된 데이타 블럭을 수신하고, 연속된 제 2 시간 에 상기 데이타 블럭의 타당성을 표현하는 신호를 수신하고, 상기 신호에 응답하여 상기 데이타 블럭을 선택적으로 거부하는 데이타 회로를 포함하는 것을 특징으로 하는 추론적 데이타 전송 기능을 가진 데이타 처리기(12)
- 데이타 블럭 및 태그와 관련된 메모리 주소를 발생하는 주소 회로(40) 및; 데이타 블럭, 주기적인 클럭 신호 및 상기 데이타 블럭의 타당성을 표현하는 신호를 수신하고, 제 1 시간에 상기 데이타 블럭을 수신하고, 연속된 제 2 시간에 상기 신호를 수신하고, 상기 신호에 응답하여 상기 데이타 블럭을 거부하고, 상기 제 1 및 제 2시간이 상기 주기적인 클럭 신호의 인접 사이클인 데이타 회로(42, 44)를 포함하는 것을 특징으로 하는 추론적 데이타 전송 기능을 가진 데이타 처리기(12).
- 데이타 블럭과 관련된 다수의 주소 비트를 발생하는 단계와 ; 제 1 시간에, 상기 데이타 블럭과 주기적인 클럭 신호를 데이타 처리기(12)의 입력에서 수신하는 단계(90)와, 상기 수신된 데이타 블럭을 상기 데이타 처리기에 저장하는 단계(94)와; 연속된 제 2 시간에, 상기 데이타 처리기의 입력에 수신된 데이타 블럭의 상기 타당성을 표현하는 신호를 수신하는 단계 및 ; 상기 수신된 신호에 응답하여 상기 수신된 데이타 블럭을 선택적으로 폐기하는 단계(98)를 포함하는데, 상기 제 1 및 제 2 시간은 상기 주기적인 클럭 신호의 인접 싸이클과 관련되는 것을 특징으로 하는 데이타를 데이타 처리기(12)에 추론적으로 전송하는 방법.
- 데이타 블럭과 관련된 다수의 주소 비트를 데이타 처리기(12)에서 발생하는 단계와; 제 1 시간에서,상기 주소 비트의 부분 집합과 관련된 데이타 블럭을 상기 데이타 처리기의 입력에서 수신하는 단계(92)와; 상기 수신된 데이타 블럭을 상기 데이타 처리기의 제 1 레지스터에 저장하는 단계(94)와 ; 연속된 제 2 시간에서, 상기 데이타 블럭을 타당성을 표현하는 신호를 상기 데이타 처리기의 입력에서 수신하는 단계(96) 및 ; 상기 수신된 신호에 응답형 상기 수신된 데이타 블럭을 상기 데이타 처리기의 제 2 레지스터에 저장하는 단계를 포함하는 것을 특징으로 하는 데이타를 데이타 처리기(12)에 추론적으로 전송하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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