JPH06243034A - 推論的データ転送を有するデータ処理装置と動作方法 - Google Patents
推論的データ転送を有するデータ処理装置と動作方法Info
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- JPH06243034A JPH06243034A JP6023076A JP2307694A JPH06243034A JP H06243034 A JPH06243034 A JP H06243034A JP 6023076 A JP6023076 A JP 6023076A JP 2307694 A JP2307694 A JP 2307694A JP H06243034 A JPH06243034 A JP H06243034A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
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- Communication Control (AREA)
- Advance Control (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 推論的データ転送を有するデータ処理装置を
提供する。 【構成】 推論的データ転送を有するデータ処理装置は
アドレス回路４０およびデータ回路４２，４４を有す
る。アドレス回路は、データ・ブロックおよびタグに対
応づけられたメモリ・アドレスを生成する。前記タグは
データ・ブロックの妥当性を表す。前記データ回路は、
第１時刻でメモリ・アドレスに対応づけられたデータ・
ブロックを受け取り、第２時刻で信号を受信する。この
信号はデータ・ブロックの妥当性を表す。データ回路
は、前記信号に応答してデータ・ブロックを拒否する。
データ処理装置は、データの妥当性がたとえばアドレス
比較または誤り訂正符号構成によって並行して判定され
る間、データを受け取ることができる。
提供する。 【構成】 推論的データ転送を有するデータ処理装置は
アドレス回路４０およびデータ回路４２，４４を有す
る。アドレス回路は、データ・ブロックおよびタグに対
応づけられたメモリ・アドレスを生成する。前記タグは
データ・ブロックの妥当性を表す。前記データ回路は、
第１時刻でメモリ・アドレスに対応づけられたデータ・
ブロックを受け取り、第２時刻で信号を受信する。この
信号はデータ・ブロックの妥当性を表す。データ回路
は、前記信号に応答してデータ・ブロックを拒否する。
データ処理装置は、データの妥当性がたとえばアドレス
比較または誤り訂正符号構成によって並行して判定され
る間、データを受け取ることができる。
Description
【０００１】
【産業上の利用分野】本発明は一般にデジタル・コンピ
ューティング・システムに関し、具体的には推論的デー
タ転送モードを有するデータ処理装置に関する。
ューティング・システムに関し、具体的には推論的デー
タ転送モードを有するデータ処理装置に関する。
【０００２】
【従来の技術】データ処理装置の多くの用途では、個々
の記憶場所に格納されたデータの妥当性は対応づけられ
たタグによって決定される。そのため個々のデータ・ア
クセスを成功させるには、要求されたデータに対応づけ
られたタグが所定の基準を満たさなければならない。外
部メモリ・キャッシュおよび誤り訂正符号（以下「ＥＣ
Ｃ」と略記）メモリ・システムは、データの妥当性がこ
のような基準によって決定される２つのデータ記憶機構
である。
の記憶場所に格納されたデータの妥当性は対応づけられ
たタグによって決定される。そのため個々のデータ・ア
クセスを成功させるには、要求されたデータに対応づけ
られたタグが所定の基準を満たさなければならない。外
部メモリ・キャッシュおよび誤り訂正符号（以下「ＥＣ
Ｃ」と略記）メモリ・システムは、データの妥当性がこ
のような基準によって決定される２つのデータ記憶機構
である。
【０００３】外部メモリ・キャッシュは、頻繁に用いら
れるデータをデータ処理装置または他の装置に供給する
ための比較的小型で高速のメモリ・システムである。時
間が許せば、またデータ処理システムの必要に応じて、
データはデータ処理システムのより低速の主記憶装置か
ら外部メモリ・キャッシュに定期的にロードされる。デ
ータはまた、外部メモリ・キャッシュから主記憶装置に
定期的に書き換えられて、他のデータのために外部キャ
ッシュの記憶場所を空ける。
れるデータをデータ処理装置または他の装置に供給する
ための比較的小型で高速のメモリ・システムである。時
間が許せば、またデータ処理システムの必要に応じて、
データはデータ処理システムのより低速の主記憶装置か
ら外部メモリ・キャッシュに定期的にロードされる。デ
ータはまた、外部メモリ・キャッシュから主記憶装置に
定期的に書き換えられて、他のデータのために外部キャ
ッシュの記憶場所を空ける。
【０００４】個々のシステムにおいて外部メモリ・キャ
ッシュはその場所に特徴がある。外部メモリ・キャッシ
ュは、外部メモリ・キャッシュがデータを供給する先で
あるデータ処理装置またはその他の装置が位置するのと
同じ集積回路または「チップ」の上には位置づけられな
い。逆に外部メモリ・キャッシュは、キャッシュがデー
タを供給する先であるデータ処理装置の上に位置づけら
れるキャッシュ・システムである。しかしながら外部メ
モリ・キャッシュは、データ処理システムに結合される
唯一のキャッシュである場合もある。外部メモリ・キャ
ッシュは、内部メモリ・キャッシュ・システムの適正な
動作を必要としない。
ッシュはその場所に特徴がある。外部メモリ・キャッシ
ュは、外部メモリ・キャッシュがデータを供給する先で
あるデータ処理装置またはその他の装置が位置するのと
同じ集積回路または「チップ」の上には位置づけられな
い。逆に外部メモリ・キャッシュは、キャッシュがデー
タを供給する先であるデータ処理装置の上に位置づけら
れるキャッシュ・システムである。しかしながら外部メ
モリ・キャッシュは、データ処理システムに結合される
唯一のキャッシュである場合もある。外部メモリ・キャ
ッシュは、内部メモリ・キャッシュ・システムの適正な
動作を必要としない。
【０００５】どのキャッシュも、多くのメモリ・ブロッ
クとこれに対応する数の「タグ」に分割される。各メモ
リ・ブロックには、データ処理装置の動作に役立つデー
タが入っている。各タグは１つもしくは１群のメモリ・
ブロックに対応づけられており、対応づけられたメモリ
・ブロックもしくはメモリ・ブロック群を識別するデー
タが入っている。通常、タグは、対応づけられたデータ
・ブロックをロードする起点となる主記憶装置アドレス
の一部を表すデータを入れている。キャッシュは１つだ
けのまたは２〜３の特定のキャッシュ記憶素子の中に各
データ・ブロックを格納できる。記憶素子は、当該デー
タの主記憶装置アドレス・ビットのサブセットを介して
アクセスされる。同じアドレス・ビットのサブセットに
よって標識付けられた記憶素子を持つことができること
は「連想性」として知られる。たとえば四重連想(four-
way associative)キャッシュでは、各メモリ・アドレス
をキャッシュ内の４つの場所にマップできる。ダイレク
ト・マップ(direct-mapped) メモリ・キャッシュは、デ
ジェネレイト・キャッシュ(degenerate cache)の例であ
る。ダイレクト・マップ・メモリ・キャッシュ内では、
各メモリ・アドレスを一つのキャッシュ記憶素子にしか
マップできない。
クとこれに対応する数の「タグ」に分割される。各メモ
リ・ブロックには、データ処理装置の動作に役立つデー
タが入っている。各タグは１つもしくは１群のメモリ・
ブロックに対応づけられており、対応づけられたメモリ
・ブロックもしくはメモリ・ブロック群を識別するデー
タが入っている。通常、タグは、対応づけられたデータ
・ブロックをロードする起点となる主記憶装置アドレス
の一部を表すデータを入れている。キャッシュは１つだ
けのまたは２〜３の特定のキャッシュ記憶素子の中に各
データ・ブロックを格納できる。記憶素子は、当該デー
タの主記憶装置アドレス・ビットのサブセットを介して
アクセスされる。同じアドレス・ビットのサブセットに
よって標識付けられた記憶素子を持つことができること
は「連想性」として知られる。たとえば四重連想(four-
way associative)キャッシュでは、各メモリ・アドレス
をキャッシュ内の４つの場所にマップできる。ダイレク
ト・マップ(direct-mapped) メモリ・キャッシュは、デ
ジェネレイト・キャッシュ(degenerate cache)の例であ
る。ダイレクト・マップ・メモリ・キャッシュ内では、
各メモリ・アドレスを一つのキャッシュ記憶素子にしか
マップできない。
【０００６】データ処理システムが外部キャッシュから
データを要求する場合には、キャッシュはデータ・ブロ
ックの１つまたは複数の可能な場所にアクセスして、そ
れぞれの連想タグを、要求されたブロックのアドレスの
サブセットと比較しなければならない。タグの一つがデ
ータ・アドレスに符号する場合には「ヒット」が発生
し、当該タグの連想データがデータ処理システムに転送
される。タグがどれもメモリ・アドレスに符号しない場
合には「ミス」が発生して、キャッシュは要求されたデ
ータを収集するために、主記憶システムにアクセスしな
ければならない。誤り訂正符号メモリ・システムは、デ
ータの完全性が極めて重要なときに使用されるメモリ・
システムである。金融取引は、データの完全性が極めて
重要な種類のデータ処理である。この場合、メモリ・ブ
ロック内の１ビットが誤ると、プラス・マイナス何百万
ドルも違ってくることがある。ＥＣＣメモリ・システム
は、各メモリ・ブロックに一つのタグを対応づけること
によって動作する。各タグ内のデータの計算は、連想デ
ータ・ブロック上の関数を、当該データ・ブロックが最
初にメモリに格納されるときに実行することによって行
う。メモリからデータ・ブロックが検索されて、その結
果が、格納されたタグと比較されるたびに、関数は再計
算できる。結果とタグが異なる場合には、メモリ・エラ
ーが発生している。またほとんどのメモリ構成は、一定
のエラーを検出し訂正することができる。たとえばある
ＥＣＣメモリ構成では、６４ビットの各データ・ブロッ
クは、これに対応づけられた８ビットのタグを有する。
それぞれのタグは、対応づけられたデータ・ブロック内
の１ビットおよび２ビットのエラーを検出でき、１ビッ
トのエラーは訂正できる。２ビットのエラーを有するメ
モリ・ブロックはメモリ・アクセス・エラーを生ずる。
データを要求する場合には、キャッシュはデータ・ブロ
ックの１つまたは複数の可能な場所にアクセスして、そ
れぞれの連想タグを、要求されたブロックのアドレスの
サブセットと比較しなければならない。タグの一つがデ
ータ・アドレスに符号する場合には「ヒット」が発生
し、当該タグの連想データがデータ処理システムに転送
される。タグがどれもメモリ・アドレスに符号しない場
合には「ミス」が発生して、キャッシュは要求されたデ
ータを収集するために、主記憶システムにアクセスしな
ければならない。誤り訂正符号メモリ・システムは、デ
ータの完全性が極めて重要なときに使用されるメモリ・
システムである。金融取引は、データの完全性が極めて
重要な種類のデータ処理である。この場合、メモリ・ブ
ロック内の１ビットが誤ると、プラス・マイナス何百万
ドルも違ってくることがある。ＥＣＣメモリ・システム
は、各メモリ・ブロックに一つのタグを対応づけること
によって動作する。各タグ内のデータの計算は、連想デ
ータ・ブロック上の関数を、当該データ・ブロックが最
初にメモリに格納されるときに実行することによって行
う。メモリからデータ・ブロックが検索されて、その結
果が、格納されたタグと比較されるたびに、関数は再計
算できる。結果とタグが異なる場合には、メモリ・エラ
ーが発生している。またほとんどのメモリ構成は、一定
のエラーを検出し訂正することができる。たとえばある
ＥＣＣメモリ構成では、６４ビットの各データ・ブロッ
クは、これに対応づけられた８ビットのタグを有する。
それぞれのタグは、対応づけられたデータ・ブロック内
の１ビットおよび２ビットのエラーを検出でき、１ビッ
トのエラーは訂正できる。２ビットのエラーを有するメ
モリ・ブロックはメモリ・アクセス・エラーを生ずる。
【０００７】
【発明が解決しようとする課題】既知の外部キャッシュ
および既知のＥＣＣメモリ・システムは、タグのないメ
モリ・システムに比べて、各システムのタグ比較がある
ために時間的ハンデが生ずる。各システムは要求された
データを検索してタグ比較を行い、ついでこのタグ比較
に基づいて、要求されたデータを転送するか、またはな
んらかの矯正措置を講じなければならない。すべての種
類のメモリ・システムは、データ処理システムが高速化
するに伴って高速化し、データ・ロード動作中にデータ
処理システムの機能が停止するのを回避しなければなら
ない。
および既知のＥＣＣメモリ・システムは、タグのないメ
モリ・システムに比べて、各システムのタグ比較がある
ために時間的ハンデが生ずる。各システムは要求された
データを検索してタグ比較を行い、ついでこのタグ比較
に基づいて、要求されたデータを転送するか、またはな
んらかの矯正措置を講じなければならない。すべての種
類のメモリ・システムは、データ処理システムが高速化
するに伴って高速化し、データ・ロード動作中にデータ
処理システムの機能が停止するのを回避しなければなら
ない。
【０００８】
【課題を解決するための手段】本発明に従って、推論的
にデータを転送するための回路を有し、また先行技術の
不便な点を実質的に排除するデータ処理装置が開示され
る。
にデータを転送するための回路を有し、また先行技術の
不便な点を実質的に排除するデータ処理装置が開示され
る。
【０００９】推論的データ転送を有するデータ処理装置
はアドレス回路およびデータ回路を有する。アドレス回
路は、データ・ブロックおよびタグに対応づけられるメ
モリ・アドレスを生成する。タグはデータ・ブロックの
妥当性を表す。データ回路は、第１時刻で前記メモリ・
アドレスに対応づけられたデータ・ブロックを受け取
り、続く第２時刻で信号を受信する。この信号は当該デ
ータ・ブロックの妥当性を表す。データ回路は、この信
号に応答して当該データ・ブロックを選択的に拒否す
る。
はアドレス回路およびデータ回路を有する。アドレス回
路は、データ・ブロックおよびタグに対応づけられるメ
モリ・アドレスを生成する。タグはデータ・ブロックの
妥当性を表す。データ回路は、第１時刻で前記メモリ・
アドレスに対応づけられたデータ・ブロックを受け取
り、続く第２時刻で信号を受信する。この信号は当該デ
ータ・ブロックの妥当性を表す。データ回路は、この信
号に応答して当該データ・ブロックを選択的に拒否す
る。
【００１０】データを推論的にデータ処理装置に転送す
る方法は、複数のアドレス・ビットを生成する段階、デ
ータ処理装置の入力においてデータ・ブロックおよび周
期クロッキング信号を受信する段階、受け取ったデータ
・ブロックの妥当性を表す信号をデータ処理装置の入力
において受信する段階、および前記被受信信号に応答し
て、受け取ったデータ・ブロックを選択的に無視する段
階を有する。前記アドレス・ビット（複数）は一つのデ
ータ・ブロックに対応づけられる。このデータ・ブロッ
クおよび周期クロッキング信号は第１時刻で受信され
る。受け取ったデータ・ブロックの妥当性を表す信号は
第２時刻で受信される。第１時刻および第２時刻は周期
クロッキング信号の隣接するサイクルである。
る方法は、複数のアドレス・ビットを生成する段階、デ
ータ処理装置の入力においてデータ・ブロックおよび周
期クロッキング信号を受信する段階、受け取ったデータ
・ブロックの妥当性を表す信号をデータ処理装置の入力
において受信する段階、および前記被受信信号に応答し
て、受け取ったデータ・ブロックを選択的に無視する段
階を有する。前記アドレス・ビット（複数）は一つのデ
ータ・ブロックに対応づけられる。このデータ・ブロッ
クおよび周期クロッキング信号は第１時刻で受信され
る。受け取ったデータ・ブロックの妥当性を表す信号は
第２時刻で受信される。第１時刻および第２時刻は周期
クロッキング信号の隣接するサイクルである。
【００１１】
【実施例】図１は、本発明に従って構成されたデータ処
理システム１０のブロック図を表す。データ処理システ
ム１０は中央処理装置１２（以下「ＣＰＵ」または「デ
ータ処理装置」と略記），外部キャッシュ１４（「ＥＸ
Ｔ．＄」と表示），バス・アービトレーション装置１
６，主記憶装置１８，入出力装置２０（以下「Ｉ／Ｏ装
置」と略記）およびシステム・バス２２を有する。図に
示すように、外部キャッシュ１４，バス・アービトレー
ション装置１６，主記憶装置１８およびＩ／０装置２０
はシステム・バス２２を介して相互接続される。ＣＰＵ
１２は外部キャッシュ１４を介してシステム・バス２２
に接続される。本発明に従って、データ処理システム１
０は外部キャッシュ１４または主記憶装置１８からデー
タを推論的にロードして、これによって、本発明を用い
ない同等の装置に比べて、これらの装置へのメモリ・ア
クセス時間を減らすことができる。データは、ＣＰＵ１
２に転送された時点でその妥当性が未知である場合には
「推論的にロードされる」。データの妥当性は、たとえ
ば、アドレス比較の間、または誤り訂正符号関数の結果
が出るまで、未知になる場合がある。妥当性検査段階
は、データ転送段階と並行して行うことができる。
理システム１０のブロック図を表す。データ処理システ
ム１０は中央処理装置１２（以下「ＣＰＵ」または「デ
ータ処理装置」と略記），外部キャッシュ１４（「ＥＸ
Ｔ．＄」と表示），バス・アービトレーション装置１
６，主記憶装置１８，入出力装置２０（以下「Ｉ／Ｏ装
置」と略記）およびシステム・バス２２を有する。図に
示すように、外部キャッシュ１４，バス・アービトレー
ション装置１６，主記憶装置１８およびＩ／０装置２０
はシステム・バス２２を介して相互接続される。ＣＰＵ
１２は外部キャッシュ１４を介してシステム・バス２２
に接続される。本発明に従って、データ処理システム１
０は外部キャッシュ１４または主記憶装置１８からデー
タを推論的にロードして、これによって、本発明を用い
ない同等の装置に比べて、これらの装置へのメモリ・ア
クセス時間を減らすことができる。データは、ＣＰＵ１
２に転送された時点でその妥当性が未知である場合には
「推論的にロードされる」。データの妥当性は、たとえ
ば、アドレス比較の間、または誤り訂正符号関数の結果
が出るまで、未知になる場合がある。妥当性検査段階
は、データ転送段階と並行して行うことができる。
【００１２】以下に示すように、ＣＰＵ１２は、同報通
信アドレスによって識別および対応づけられたデータ・
ブロックが必要なときに、特に外部キャッシュ１４また
は主記憶装置１８にアドレスを同報通信する。当該装置
はついでデータを検索して、システム・バス２２を介し
てこれをＣＰＵ１２に戻す。当該装置はまた、データの
検索／同報通信段階と並行して、同報通信データ・ブロ
ックが妥当か否かを示す。外部キャッシュ１４によって
供給されたデータの場合、当該データ・ブロックが本
来、主記憶装置１８内の、ＣＰＵ１２によって同報通信
されたアドレスとは異なるアドレスから来たものである
ことを、データ・ブロックに対応づけられたタグが示す
場合には、データが無効となることがある。主記憶装置
１８の場合、主記憶装置が、たとえば誤り訂正符号（以
下「ＥＣＣ」と略記）構成を使用し、この構成がメモリ
・エラーの発生を示すならば、データ・ブロックは無効
になることがある。どちらの場合でも、当該装置は、デ
ータ・ブロックがＣＰＵ１２に戻った直後のクロック・
サイクルで、ＣＰＵ１２にデータ再試行信号を同報通信
する。ＣＰＵ１２は、データ再試行信号を受信すると直
ちに、以前受け取ったデータ・ブロックを無視する。無
効のデータ・ブロックを供給した装置はついで、一定の
状況の下で、ＣＰＵ１２に有効なデータ・ブロックを戻
すことができる。
信アドレスによって識別および対応づけられたデータ・
ブロックが必要なときに、特に外部キャッシュ１４また
は主記憶装置１８にアドレスを同報通信する。当該装置
はついでデータを検索して、システム・バス２２を介し
てこれをＣＰＵ１２に戻す。当該装置はまた、データの
検索／同報通信段階と並行して、同報通信データ・ブロ
ックが妥当か否かを示す。外部キャッシュ１４によって
供給されたデータの場合、当該データ・ブロックが本
来、主記憶装置１８内の、ＣＰＵ１２によって同報通信
されたアドレスとは異なるアドレスから来たものである
ことを、データ・ブロックに対応づけられたタグが示す
場合には、データが無効となることがある。主記憶装置
１８の場合、主記憶装置が、たとえば誤り訂正符号（以
下「ＥＣＣ」と略記）構成を使用し、この構成がメモリ
・エラーの発生を示すならば、データ・ブロックは無効
になることがある。どちらの場合でも、当該装置は、デ
ータ・ブロックがＣＰＵ１２に戻った直後のクロック・
サイクルで、ＣＰＵ１２にデータ再試行信号を同報通信
する。ＣＰＵ１２は、データ再試行信号を受信すると直
ちに、以前受け取ったデータ・ブロックを無視する。無
効のデータ・ブロックを供給した装置はついで、一定の
状況の下で、ＣＰＵ１２に有効なデータ・ブロックを戻
すことができる。
【００１３】当業者は、図１に示す諸ブロックの機能の
多くを熟知していよう。一般に、ＣＰＵ１２は、主記憶
装置１８に格納された一連の命令を実行する汎用データ
処理装置である。外部キャッシュ１４には、主記憶装置
１８に格納されたデータのサブセットが入っており、こ
れを要求できるいずれの装置（通常はＣＰＵ１２）にも
これを迅速に提供する。Ｉ／０装置２０は、各種の周辺
装置（図示せず）と、データ処理システム１０の他の装
置との間で、システム・バス２２を介してデータをやり
とりする経路を設定する。これらの周辺装置には、ビデ
オ・ディスプレイ，プリンタ，通信ネットワークなどを
含めることができる。バス・アービトレーション装置１
６はシステム・バス２２を、当該バスの使用をその都度
要求できる装置に割り当てる。図１に示す装置の機能
で、本発明を実現するのに必要なさらなる機能につい
て、以下に説明する。
多くを熟知していよう。一般に、ＣＰＵ１２は、主記憶
装置１８に格納された一連の命令を実行する汎用データ
処理装置である。外部キャッシュ１４には、主記憶装置
１８に格納されたデータのサブセットが入っており、こ
れを要求できるいずれの装置（通常はＣＰＵ１２）にも
これを迅速に提供する。Ｉ／０装置２０は、各種の周辺
装置（図示せず）と、データ処理システム１０の他の装
置との間で、システム・バス２２を介してデータをやり
とりする経路を設定する。これらの周辺装置には、ビデ
オ・ディスプレイ，プリンタ，通信ネットワークなどを
含めることができる。バス・アービトレーション装置１
６はシステム・バス２２を、当該バスの使用をその都度
要求できる装置に割り当てる。図１に示す装置の機能
で、本発明を実現するのに必要なさらなる機能につい
て、以下に説明する。
【００１４】図２は、図１に示す中央処理装置１２のブ
ロック図を表す。ＣＰＵ１２は、分岐命令装置２６，固
定小数点実行装置２８および浮動小数点実行装置３０
（まとめて「実行装置」という）に命令およびオペラン
ドを供給する命令待ち行列およびディスパッチ論理装置
２４を有する。分岐命令装置２６の出力は命令取り出し
装置３２の入力に接続される。命令取り出し装置３２の
出力は内部キャッシュ３４（「ＩＮＴＥＲＮＡＬ ＄」
と表示）の入力に接続される。内部キャッシュ３４の出
力および第２入力はメモリ待ち行列およびバス・インタ
フェース装置３６に接続される。固定小数点実行装置２
８の出力はメモリ管理装置３８（以下「ＭＭＵ」と略
記）に接続される。ＭＭＵ３８の出力は内部キャッシュ
３４に接続される。浮動小数点実行装置３０および内部
キャッシュ３４はそれぞれ、命令待ち行列およびディス
パッチ論理装置２４に接続される出力を生成する。
ロック図を表す。ＣＰＵ１２は、分岐命令装置２６，固
定小数点実行装置２８および浮動小数点実行装置３０
（まとめて「実行装置」という）に命令およびオペラン
ドを供給する命令待ち行列およびディスパッチ論理装置
２４を有する。分岐命令装置２６の出力は命令取り出し
装置３２の入力に接続される。命令取り出し装置３２の
出力は内部キャッシュ３４（「ＩＮＴＥＲＮＡＬ ＄」
と表示）の入力に接続される。内部キャッシュ３４の出
力および第２入力はメモリ待ち行列およびバス・インタ
フェース装置３６に接続される。固定小数点実行装置２
８の出力はメモリ管理装置３８（以下「ＭＭＵ」と略
記）に接続される。ＭＭＵ３８の出力は内部キャッシュ
３４に接続される。浮動小数点実行装置３０および内部
キャッシュ３４はそれぞれ、命令待ち行列およびディス
パッチ論理装置２４に接続される出力を生成する。
【００１５】当業者は図２に示す諸ブロックの機能の多
くを熟知していよう。一般に、命令待ち行列およびディ
スパッチ論理装置２４は、特定の種類の命令が与えられ
た場合に適宜、命令およびオペランドを３つの実行装置
に転送する。３つの実行装置は結合されて、ＣＰＵ１２
が実行可能な一群の命令を実行する。分岐命令装置２６
および命令取り出し装置３２は、演算中にどの命令を実
行すべきかを決定して、内部キャッシュ３４に、当該命
令を命令待ち行列およびディスパッチ論理装置２４に転
送させる。固定小数点実行装置２８は固定小数点命令，
メモリ・ロード命令およびメモリ記憶命令を処理する。
浮動小数点実行装置３０はすべての浮動小数点命令を処
理する。内部キャッシュ３４は、主記憶装置１８からの
データおよび命令を一時的に格納する高速メモリ・シス
テムである。内部キャッシュ３４は、データを命令待ち
行列およびディスパッチ論理装置２４に送る。メモリ待
ち行列およびバス・インタフェース装置３６は内部キャ
ッシュ３４と連携して、システム・バス２２へのアクセ
スまたはシステム・バス２２からのアクセスを必要とす
る演算を処理する。メモリ待ち行列およびバス・インタ
フェース装置３６は、ＤＡＴＡ，ＣＯＮＴＲＯＬおよび
ＡＤＤＲＥＳＳという３つの信号グループに結合され
る。ＤＡＴＡおよびＡＤＤＲＥＳＳと称される信号は、
特定のデータ・ブロックとこれに対応するメモリ内の場
所を識別する情報を含む。（これらの信号はまた、メモ
リ・システム以外の装置にアクセスし、これを制御する
のにも用いられる。）ＣＯＮＴＲＯＬと称される信号
は、ＣＰＵのバス・プロトコルを実行する各種の制御信
号を識別する情報を含む。ＭＭＵ３８は、ロード命令，
記憶命令および命令取り出しのために、仮想アドレスか
ら実アドレスへの変換を実行する。
くを熟知していよう。一般に、命令待ち行列およびディ
スパッチ論理装置２４は、特定の種類の命令が与えられ
た場合に適宜、命令およびオペランドを３つの実行装置
に転送する。３つの実行装置は結合されて、ＣＰＵ１２
が実行可能な一群の命令を実行する。分岐命令装置２６
および命令取り出し装置３２は、演算中にどの命令を実
行すべきかを決定して、内部キャッシュ３４に、当該命
令を命令待ち行列およびディスパッチ論理装置２４に転
送させる。固定小数点実行装置２８は固定小数点命令，
メモリ・ロード命令およびメモリ記憶命令を処理する。
浮動小数点実行装置３０はすべての浮動小数点命令を処
理する。内部キャッシュ３４は、主記憶装置１８からの
データおよび命令を一時的に格納する高速メモリ・シス
テムである。内部キャッシュ３４は、データを命令待ち
行列およびディスパッチ論理装置２４に送る。メモリ待
ち行列およびバス・インタフェース装置３６は内部キャ
ッシュ３４と連携して、システム・バス２２へのアクセ
スまたはシステム・バス２２からのアクセスを必要とす
る演算を処理する。メモリ待ち行列およびバス・インタ
フェース装置３６は、ＤＡＴＡ，ＣＯＮＴＲＯＬおよび
ＡＤＤＲＥＳＳという３つの信号グループに結合され
る。ＤＡＴＡおよびＡＤＤＲＥＳＳと称される信号は、
特定のデータ・ブロックとこれに対応するメモリ内の場
所を識別する情報を含む。（これらの信号はまた、メモ
リ・システム以外の装置にアクセスし、これを制御する
のにも用いられる。）ＣＯＮＴＲＯＬと称される信号
は、ＣＰＵのバス・プロトコルを実行する各種の制御信
号を識別する情報を含む。ＭＭＵ３８は、ロード命令，
記憶命令および命令取り出しのために、仮想アドレスか
ら実アドレスへの変換を実行する。
【００１６】図３は、図２に示すメモリ待ち行列および
バス・インタフェース装置３６のブロック図を表す。メ
モリ待ち行列およびバス・インタフェース装置３６は、
システム・バス２２にアドレス要求を同報通信し、シス
テム・バス２２から連想データ・ブロックを受け取るた
めにそれぞれ、バス・アドレス・レジスタ４０およびバ
ス・データ・レジスタ４２を有する。バス・アドレス・
レジスタ４０およびバス・データ・レジスタ４２はとも
に、周期クロッキング・バス信号（「＞」と略記）によ
って刻時される。メモリ待ち行列およびバス・インタフ
ェース装置３６までのデータの流れは、書換バッファ４
４にパイプラインされてから、内部キャッシュ３４に送
られる。図に示す実施例において、書換バッファ４４は
２データ・ブロック幅であり、内部キャッシュ３４は、
書換バッファ４４に２個の有効なデータ・ブロックが入
っている場合にのみアクセスされる。メモリ待ち行列お
よびバス・インタフェース装置３６はこれにより、内部
キャッシュ３４への書き込み回数を少なくして、他のよ
り重要な動作のために内部キャッシュ３４を空ける。Ｎ
ＡＮＤゲート４６への入力はバス・クロッキング信号
「ＣＬＯＣＫ」およびデータ再試行信号「反転ＤＲＴ
Ｙ」に接続される。
バス・インタフェース装置３６のブロック図を表す。メ
モリ待ち行列およびバス・インタフェース装置３６は、
システム・バス２２にアドレス要求を同報通信し、シス
テム・バス２２から連想データ・ブロックを受け取るた
めにそれぞれ、バス・アドレス・レジスタ４０およびバ
ス・データ・レジスタ４２を有する。バス・アドレス・
レジスタ４０およびバス・データ・レジスタ４２はとも
に、周期クロッキング・バス信号（「＞」と略記）によ
って刻時される。メモリ待ち行列およびバス・インタフ
ェース装置３６までのデータの流れは、書換バッファ４
４にパイプラインされてから、内部キャッシュ３４に送
られる。図に示す実施例において、書換バッファ４４は
２データ・ブロック幅であり、内部キャッシュ３４は、
書換バッファ４４に２個の有効なデータ・ブロックが入
っている場合にのみアクセスされる。メモリ待ち行列お
よびバス・インタフェース装置３６はこれにより、内部
キャッシュ３４への書き込み回数を少なくして、他のよ
り重要な動作のために内部キャッシュ３４を空ける。Ｎ
ＡＮＤゲート４６への入力はバス・クロッキング信号
「ＣＬＯＣＫ」およびデータ再試行信号「反転ＤＲＴ
Ｙ」に接続される。
【００１７】演算において、データ・レジスタ４２は、
バス・アドレス・レジスタ４０が連想アドレスを同報通
信した後、システム・バス２２によって、ＣＰＵ１２に
戻されるデータ・ブロックを無条件にラッチする。次の
クロック・サイクルで、このデータ・ブロックを供給す
る装置は、反転ＤＲＴＲＹ信号をアサートすることによ
って、このデータ・ブロックを無効にできる。反転ＤＲ
ＴＲＹ信号が論理高レベル（非アサート）の場合には、
書換バッファ４４はバス・データ・レジスタ４２内に存
在するデータ・ブロックをラッチする。反転ＤＲＴＲＹ
信号が論理低レベル（アサート）場合には、バス・デー
タ・レジスタ４２内に格納されたデータ・ブロックは書
換バッファ４４によってラッチされない。その代わり、
次のバス・クロック・サイクルの間に、バス・データ・
レジスタ４２内のデータ・ブロックは上書きされて、無
効のデータ・ブロックは書換バッファ４４に転送されな
い。
バス・アドレス・レジスタ４０が連想アドレスを同報通
信した後、システム・バス２２によって、ＣＰＵ１２に
戻されるデータ・ブロックを無条件にラッチする。次の
クロック・サイクルで、このデータ・ブロックを供給す
る装置は、反転ＤＲＴＲＹ信号をアサートすることによ
って、このデータ・ブロックを無効にできる。反転ＤＲ
ＴＲＹ信号が論理高レベル（非アサート）の場合には、
書換バッファ４４はバス・データ・レジスタ４２内に存
在するデータ・ブロックをラッチする。反転ＤＲＴＲＹ
信号が論理低レベル（アサート）場合には、バス・デー
タ・レジスタ４２内に格納されたデータ・ブロックは書
換バッファ４４によってラッチされない。その代わり、
次のバス・クロック・サイクルの間に、バス・データ・
レジスタ４２内のデータ・ブロックは上書きされて、無
効のデータ・ブロックは書換バッファ４４に転送されな
い。
【００１８】図４は図１に示す外部キャッシュ１４のブ
ロック図を表す。前述したように、外部キャッシュ１４
はＣＰＵ１２と同じ集積回路上にはない。外部キャッシ
ュ１４は、複数のデータ・ブロックおよび複数の連想タ
グを格納するために、それぞれメモリ・セルの第１バン
クおよび第２バンク４８，５０を有する。メモリ・バン
ク４８，５０はそれぞれ信号ＡＤＤＲＥＳＳに接続され
る。信号ＡＤＤＲＥＳＳはまた外部キャッシュ・コント
ローラ５２に接続される。外部キャッシュ・コントロー
ラ５２は反転ＤＲＴＲＹ信号および「ＲＥＬＯＡＤ／Ｗ
ＲＩＴＥ」と称される信号を生成する。
ロック図を表す。前述したように、外部キャッシュ１４
はＣＰＵ１２と同じ集積回路上にはない。外部キャッシ
ュ１４は、複数のデータ・ブロックおよび複数の連想タ
グを格納するために、それぞれメモリ・セルの第１バン
クおよび第２バンク４８，５０を有する。メモリ・バン
ク４８，５０はそれぞれ信号ＡＤＤＲＥＳＳに接続され
る。信号ＡＤＤＲＥＳＳはまた外部キャッシュ・コント
ローラ５２に接続される。外部キャッシュ・コントロー
ラ５２は反転ＤＲＴＲＹ信号および「ＲＥＬＯＡＤ／Ｗ
ＲＩＴＥ」と称される信号を生成する。
【００１９】通常、第１メモリ・バンク４８は高速ラン
ダム・アクセス・メモリ（「ＲＡＭ」）セルのバンクで
ある。これらのセルの少なくとも一つのブロックと、第
２メモリ・バンク５０からの連想タグには、信号ＡＤＤ
ＲＥＳＳを構成するアドレス・ビットのサブセットを用
いて同時に指標が付けられる。一つまたは複数の指標付
きデータ・ブロックには、以前のキャッシュ動作に応じ
て、所望のデータが入っている場合とそうでない場合が
ある。指標付きデータ・ブロック／タグ対の数は、キャ
ッシュの連想性の度合いによって異なる。たとえばダイ
レクト・マップ・キャッシュは一つのデータ・ブロック
／タグ対しか指標を付けない。四重連想キャッシュは、
４個のデータ・ブロック／タグ対に指標を付ける。その
ため、キャッシュ内のデータ・ブロックのアドレスによ
って、データ・ブロックの起点アドレスが一意に決定さ
れるわけではない。キャッシュ・データ・ブロックの
「起点アドレス」は、元々そのデータ・ブロックがあっ
た主記憶装置内のアドレスである。外部キャッシュ・コ
ントローラ５２は、各指標付きタグの内容を、当該タグ
の指標付けに使用されなかったアドレスのビットと比較
する。タグの内容と選択したアドレス・ビットが符号す
る場合には、連想データ・ブロックは実際に所望のデー
タになる。タグの内容と選択したアドレス・ビットとが
符号しない場合には、連想データ・ブロックは所望のデ
ータではない。連想タグの内容は、キャッシュ配列内の
タグ（またはデータ・ワード）の場所と組み合わせて、
連想データ・ブロックの起点アドレスを一意に識別す
る。
ダム・アクセス・メモリ（「ＲＡＭ」）セルのバンクで
ある。これらのセルの少なくとも一つのブロックと、第
２メモリ・バンク５０からの連想タグには、信号ＡＤＤ
ＲＥＳＳを構成するアドレス・ビットのサブセットを用
いて同時に指標が付けられる。一つまたは複数の指標付
きデータ・ブロックには、以前のキャッシュ動作に応じ
て、所望のデータが入っている場合とそうでない場合が
ある。指標付きデータ・ブロック／タグ対の数は、キャ
ッシュの連想性の度合いによって異なる。たとえばダイ
レクト・マップ・キャッシュは一つのデータ・ブロック
／タグ対しか指標を付けない。四重連想キャッシュは、
４個のデータ・ブロック／タグ対に指標を付ける。その
ため、キャッシュ内のデータ・ブロックのアドレスによ
って、データ・ブロックの起点アドレスが一意に決定さ
れるわけではない。キャッシュ・データ・ブロックの
「起点アドレス」は、元々そのデータ・ブロックがあっ
た主記憶装置内のアドレスである。外部キャッシュ・コ
ントローラ５２は、各指標付きタグの内容を、当該タグ
の指標付けに使用されなかったアドレスのビットと比較
する。タグの内容と選択したアドレス・ビットが符号す
る場合には、連想データ・ブロックは実際に所望のデー
タになる。タグの内容と選択したアドレス・ビットとが
符号しない場合には、連想データ・ブロックは所望のデ
ータではない。連想タグの内容は、キャッシュ配列内の
タグ（またはデータ・ワード）の場所と組み合わせて、
連想データ・ブロックの起点アドレスを一意に識別す
る。
【００２０】演算において、外部キャッシュ１４はたと
えばＣＰＵ１２が所望するデータ・ブロックのアドレス
を受け取る。好適実施例では、一つのデータ・ブロック
と一つの連想タグは、信号ＡＤＤＲＥＳＳのサブセット
によって識別される。当業者は、本発明を、ダイレクト
・マップ・キャッシュ以外のキャッシュの実現へと容易
に拡張できる。ついでデータ・ブロックは信号ＤＡＴＡ
を介して出力される。同時に、連想タグの内容が、当該
データ・ブロックおよびタグのアドレス指定に使用され
なかった信号ＡＤＤＲＥＳＳの部分と比較される。当該
タグと残りのアドレス・ビットが同一の場合には、既に
出力されたデータ・ブロックは事実上、完全な信号ＡＤ
ＤＲＥＳＳによって識別されたデータ・ブロックにな
る。これは「キャッシュ・ヒット」と呼ばれる。当該タ
グと残りのアドレス・ビットが同一でない場合には、既
に出力されたデータ・ブロックは、完全な信号ＡＤＤＲ
ＥＳＳによって識別されたデータ・ブロックではない。
これは「キャッシュ・ミス」と呼ばれる。外部キャッシ
ュ・コントローラ５２はこのミスを検出して、出力され
たデータ・ブロックが無効であることを示す反転ＤＲＴ
ＲＹ信号をアサートする。ついで外部キャッシュ・コン
トローラ５２はＲＥＬＯＡＤ／ＷＲＩＴＥ信号を生成で
き、この信号は、所望のデータ・ブロックを、主記憶装
置１８から外部キャッシュ１４にロードさせる。その後
データは、たとえばＣＰＵ１２に転送されることができ
る。正しいデータがシステム・バス２２に供給された
後、反転ＤＲＴＲＹ信号はデアサート(deassert)され
る。信号ＲＥＬＯＡＤ／ＷＲＩＴＥも外部キャッシュ１
６（１４？）によってアサートされて、外部キャッシュ
１４がデータ・ブロックを変更した後、データ・ブロッ
クを主記憶装置１８に書き込むことができる。
えばＣＰＵ１２が所望するデータ・ブロックのアドレス
を受け取る。好適実施例では、一つのデータ・ブロック
と一つの連想タグは、信号ＡＤＤＲＥＳＳのサブセット
によって識別される。当業者は、本発明を、ダイレクト
・マップ・キャッシュ以外のキャッシュの実現へと容易
に拡張できる。ついでデータ・ブロックは信号ＤＡＴＡ
を介して出力される。同時に、連想タグの内容が、当該
データ・ブロックおよびタグのアドレス指定に使用され
なかった信号ＡＤＤＲＥＳＳの部分と比較される。当該
タグと残りのアドレス・ビットが同一の場合には、既に
出力されたデータ・ブロックは事実上、完全な信号ＡＤ
ＤＲＥＳＳによって識別されたデータ・ブロックにな
る。これは「キャッシュ・ヒット」と呼ばれる。当該タ
グと残りのアドレス・ビットが同一でない場合には、既
に出力されたデータ・ブロックは、完全な信号ＡＤＤＲ
ＥＳＳによって識別されたデータ・ブロックではない。
これは「キャッシュ・ミス」と呼ばれる。外部キャッシ
ュ・コントローラ５２はこのミスを検出して、出力され
たデータ・ブロックが無効であることを示す反転ＤＲＴ
ＲＹ信号をアサートする。ついで外部キャッシュ・コン
トローラ５２はＲＥＬＯＡＤ／ＷＲＩＴＥ信号を生成で
き、この信号は、所望のデータ・ブロックを、主記憶装
置１８から外部キャッシュ１４にロードさせる。その後
データは、たとえばＣＰＵ１２に転送されることができ
る。正しいデータがシステム・バス２２に供給された
後、反転ＤＲＴＲＹ信号はデアサート(deassert)され
る。信号ＲＥＬＯＡＤ／ＷＲＩＴＥも外部キャッシュ１
６（１４？）によってアサートされて、外部キャッシュ
１４がデータ・ブロックを変更した後、データ・ブロッ
クを主記憶装置１８に書き込むことができる。
【００２１】図５は図１に示す主記憶装置１８のブロッ
ク図を表す。主記憶装置１８は、誤り訂正符号ジェネレ
ータ５４（以下誤り訂正符号を「ＥＣＣ」と略記），複
数のデータ・ブロックと連想ＥＣＣタグを格納するため
のＲＡＭセルのブロック５６，ＲＡＭ５６の出力を受け
取って格納するためのデータ・レジスタ５８およびＥＣ
Ｃ検出／訂正装置６０を有する。当業者は、図５が単純
化された主記憶システムを表していることを容易に認め
よう。本発明に関係のないいくつかの機能は、本発明の
コンセプトをより明確に示すために削除されている。た
とえば主記憶システムは、主記憶システムが実行するい
かなる種類の記憶動作も制御するために、ＲＥＡＤおよ
びＷＲＩＴＥ制御信号を有する。
ク図を表す。主記憶装置１８は、誤り訂正符号ジェネレ
ータ５４（以下誤り訂正符号を「ＥＣＣ」と略記），複
数のデータ・ブロックと連想ＥＣＣタグを格納するため
のＲＡＭセルのブロック５６，ＲＡＭ５６の出力を受け
取って格納するためのデータ・レジスタ５８およびＥＣ
Ｃ検出／訂正装置６０を有する。当業者は、図５が単純
化された主記憶システムを表していることを容易に認め
よう。本発明に関係のないいくつかの機能は、本発明の
コンセプトをより明確に示すために削除されている。た
とえば主記憶システムは、主記憶システムが実行するい
かなる種類の記憶動作も制御するために、ＲＥＡＤおよ
びＷＲＩＴＥ制御信号を有する。
【００２２】演算において、たとえばＣＰＵ１２は、信
号ＡＤＤＲＥＳＳおよびＤＡＴＡを介して、アドレスお
よび連想データ・ブロックをそれぞれ、メモリ書き込み
動作において供給する。ＥＣＣジェネレータ５４はデー
タ・ブロックを受け取り、入力としてデータ・ブロック
を用いてＥＣＣ関数を計算し、格納するために「記号」
をＲＡＭ５６に転送する。この記号はデータ・ブロック
とＥＣＣ関数の出力を組み合わせたものである。ＲＡＭ
５６は、連想ＡＤＤＲＥＳＳＳＧ信号によって示される
記憶場所にこの記号を格納する。主記憶装置１８は、起
点ブロックと共に、ＥＣＣの結果またはタグを格納する
必要はない。タグは、後のメモリ読み込み動作で使用す
るために、どこかに格納しておかなければならない。
号ＡＤＤＲＥＳＳおよびＤＡＴＡを介して、アドレスお
よび連想データ・ブロックをそれぞれ、メモリ書き込み
動作において供給する。ＥＣＣジェネレータ５４はデー
タ・ブロックを受け取り、入力としてデータ・ブロック
を用いてＥＣＣ関数を計算し、格納するために「記号」
をＲＡＭ５６に転送する。この記号はデータ・ブロック
とＥＣＣ関数の出力を組み合わせたものである。ＲＡＭ
５６は、連想ＡＤＤＲＥＳＳＳＧ信号によって示される
記憶場所にこの記号を格納する。主記憶装置１８は、起
点ブロックと共に、ＥＣＣの結果またはタグを格納する
必要はない。タグは、後のメモリ読み込み動作で使用す
るために、どこかに格納しておかなければならない。
【００２３】メモリ読み取り動作において、たとえばＣ
ＰＵ１２は、ＣＰＵ１２が所望するデータ・ブロックの
アドレスをＲＡＭ５６に供給する。ＲＡＭ５６は、指定
したアドレスに格納されたデータ・ブロックおよびタグ
をデータ・レジスタ５８に出力する。データ・レジスタ
５８はこのデータ・ブロックをラッチして、これを信号
ＤＡＴＡを介して外部キャッシュ１４およびＥＣＣ検出
／訂正装置６０に出力する。データ・レジスタ５８はま
たタグもＥＣＣ検出／訂正装置６０に転送する。ＥＣＣ
検出／訂正装置６０は、格納されたデータ・ブロックを
用いて、その入力と同じＥＣＣ関数を生成する。格納さ
れたデータ・ブロックもしくはタグが、この２つがＲＡ
Ｍ５６に書き込まれた時と、この２つがＲＡＭ５６から
読み取られた時の間で変化した場合には、２つのＥＣＣ
タグは異なる。ＥＣＣ検出／訂正装置６０はＥＣＣの結
果と以前格納されたタグとを比較する。この２つのタグ
が異なる場合には、メモリ・エラーが発生して、ＥＣＣ
検出／訂正装置６０は反転ＤＲＴＲＹ信号をアサートす
る。前述したとおり、反転ＤＲＴＲＹ信号のアサートに
よって、ＣＰＵ１２は以前転送されたデータ・ブロック
を無視する。この２つのタグが同じ場合には、メモリ・
エラーは発生しておらず（或いは、可能性は低いが、検
出不可能なマルチビット・エラーが発生）、ＥＣＣ検出
／訂正装置６０は反転ＤＲＴＲＹ信号をアサートしな
い。この並行して行われるデータ転送／妥当性検査プロ
セスは、データの妥当性検査機能を保持しながら、可能
な限り迅速に、要求側の装置にデータ・ブロックを転送
する。
ＰＵ１２は、ＣＰＵ１２が所望するデータ・ブロックの
アドレスをＲＡＭ５６に供給する。ＲＡＭ５６は、指定
したアドレスに格納されたデータ・ブロックおよびタグ
をデータ・レジスタ５８に出力する。データ・レジスタ
５８はこのデータ・ブロックをラッチして、これを信号
ＤＡＴＡを介して外部キャッシュ１４およびＥＣＣ検出
／訂正装置６０に出力する。データ・レジスタ５８はま
たタグもＥＣＣ検出／訂正装置６０に転送する。ＥＣＣ
検出／訂正装置６０は、格納されたデータ・ブロックを
用いて、その入力と同じＥＣＣ関数を生成する。格納さ
れたデータ・ブロックもしくはタグが、この２つがＲＡ
Ｍ５６に書き込まれた時と、この２つがＲＡＭ５６から
読み取られた時の間で変化した場合には、２つのＥＣＣ
タグは異なる。ＥＣＣ検出／訂正装置６０はＥＣＣの結
果と以前格納されたタグとを比較する。この２つのタグ
が異なる場合には、メモリ・エラーが発生して、ＥＣＣ
検出／訂正装置６０は反転ＤＲＴＲＹ信号をアサートす
る。前述したとおり、反転ＤＲＴＲＹ信号のアサートに
よって、ＣＰＵ１２は以前転送されたデータ・ブロック
を無視する。この２つのタグが同じ場合には、メモリ・
エラーは発生しておらず（或いは、可能性は低いが、検
出不可能なマルチビット・エラーが発生）、ＥＣＣ検出
／訂正装置６０は反転ＤＲＴＲＹ信号をアサートしな
い。この並行して行われるデータ転送／妥当性検査プロ
セスは、データの妥当性検査機能を保持しながら、可能
な限り迅速に、要求側の装置にデータ・ブロックを転送
する。
【００２４】ＥＣＣ検出／訂正装置６０は一定のＥＣＣ
構成ではデータ・ブロックを訂正することができる。Ｅ
ＣＣ検出／訂正装置６０がデータを訂正できる場合に
は、正しいデータをデータ・レジスタ５８に転送し、反
転ＤＲＴＲＹ信号をデアサートする。要求側の装置はつ
いで、信号ＤＡＴＡを介して正しいデータ・ブロックを
見る。
構成ではデータ・ブロックを訂正することができる。Ｅ
ＣＣ検出／訂正装置６０がデータを訂正できる場合に
は、正しいデータをデータ・レジスタ５８に転送し、反
転ＤＲＴＲＹ信号をデアサートする。要求側の装置はつ
いで、信号ＤＡＴＡを介して正しいデータ・ブロックを
見る。
【００２５】図６は、第１動作モードに従って本発明を
実現するために動作可能な制御信号セットのタイミング
図６２を表す。具体的には、図６は一つのデータ・ブロ
ック・トランザクションを表す。タイミング図６２は、
横軸に添って時間変数を表す。時間は便宜上、「ＣＬＯ
ＣＫ」と称される周期クロック信号６４のサイクルによ
って計測できる。タイミング図６２は、信号ＣＬＯＣＫ
と、他の５つの信号とを対比させて表している。すなわ
ち反転ＴＳと称されるトランザクション・スタート６
６，反転ＤＢＧと称されるデータ・バス使用許可６８，
反転ＤＢＢと称されるデータ・バス使用中７０，ＤＡＴ
Ａと称されるデータ７２，および反転ＤＲＴＲＹと称さ
れるデータ再試行７４である。反転ＴＳおよび反転ＤＢ
Ｂ信号は、データ処理システム１０のいくつかの異なる
装置によってアサートできるバス信号である。そのため
これらの信号は、非能動の高論理状態のときは平行二重
線で表されるトライ・ステート信号である。信号ＤＡＴ
Ａは、Ｎビット幅（Ｎは整数）のデータ経路のためのＮ
個の独立した信号となることを理解されたい。
実現するために動作可能な制御信号セットのタイミング
図６２を表す。具体的には、図６は一つのデータ・ブロ
ック・トランザクションを表す。タイミング図６２は、
横軸に添って時間変数を表す。時間は便宜上、「ＣＬＯ
ＣＫ」と称される周期クロック信号６４のサイクルによ
って計測できる。タイミング図６２は、信号ＣＬＯＣＫ
と、他の５つの信号とを対比させて表している。すなわ
ち反転ＴＳと称されるトランザクション・スタート６
６，反転ＤＢＧと称されるデータ・バス使用許可６８，
反転ＤＢＢと称されるデータ・バス使用中７０，ＤＡＴ
Ａと称されるデータ７２，および反転ＤＲＴＲＹと称さ
れるデータ再試行７４である。反転ＴＳおよび反転ＤＢ
Ｂ信号は、データ処理システム１０のいくつかの異なる
装置によってアサートできるバス信号である。そのため
これらの信号は、非能動の高論理状態のときは平行二重
線で表されるトライ・ステート信号である。信号ＤＡＴ
Ａは、Ｎビット幅（Ｎは整数）のデータ経路のためのＮ
個の独立した信号となることを理解されたい。
【００２６】演算において、ＣＰＵ１２は、反転ＴＳ信
号をアサートすることによって、システム・バス２２が
必要であることを示す。バス・アービトレーション装置
１６は、反転ＤＢＧ信号をアサートすることによってシ
ステム・バス２２が使用可能なときに、ＣＰＵ１２に対
しシステム・バス２２の使用を許可する。この例では、
システム・バス２２はすぐに使用可能になる。そのため
バス・アービトレーション装置１６は第１クロック・サ
イクルの間に反転ＤＢＧをアサートする。ＣＰＵ１２
は、つぎのクロック・サイクルで反転ＤＢＢ信号をアサ
ートすることによってデータ処理システム１０にシステ
ム・バス２２の使用を同報通信し、ＣＰＵ１２がシステ
ム・バス２２の使用を終えるまで、反転ＤＢＢのアサー
トを続ける。選択したデータを入れているサブシステム
も、第２クロック・サイクルの間にデータを送出する。
号をアサートすることによって、システム・バス２２が
必要であることを示す。バス・アービトレーション装置
１６は、反転ＤＢＧ信号をアサートすることによってシ
ステム・バス２２が使用可能なときに、ＣＰＵ１２に対
しシステム・バス２２の使用を許可する。この例では、
システム・バス２２はすぐに使用可能になる。そのため
バス・アービトレーション装置１６は第１クロック・サ
イクルの間に反転ＤＢＧをアサートする。ＣＰＵ１２
は、つぎのクロック・サイクルで反転ＤＢＢ信号をアサ
ートすることによってデータ処理システム１０にシステ
ム・バス２２の使用を同報通信し、ＣＰＵ１２がシステ
ム・バス２２の使用を終えるまで、反転ＤＢＢのアサー
トを続ける。選択したデータを入れているサブシステム
も、第２クロック・サイクルの間にデータを送出する。
【００２７】図６の括弧内に示すように、第２クロック
・サイクルの間にＣＰＵ１２に送出されたデータ・ブロ
ックは無効である。前述したとおり、このデータが無効
となるのは、それが所望のアドレスに対応づけられたデ
ータではないため、そのデータがエラーが入っているた
め、またはその他のなんらかの理由による。データを供
給するサブシステムは反転ＤＲＴＲＹ信号をアサートし
て、ＣＰＵ１２に、以前のサイクルで同報通信されたデ
ータを無視させる。データを供給するサブシステムは、
正しいデータを供給できるようになるまで、反転ＤＲＴ
ＲＹ信号のアサートを続ける。ついでサブシステムは、
サブシステムが正しいデータを供給したクロック・サイ
クルの直後のサイクルで、反転ＤＲＴＲＹ信号をデアサ
ートする。図に示す例では、正しいデータは、誤ったデ
ータが供給された直後、すなわち第３クロック・サイク
ルで供給される。そのため反転ＤＲＴＲＹ信号は第４ク
ロック・サイクルでデアサートされる。
・サイクルの間にＣＰＵ１２に送出されたデータ・ブロ
ックは無効である。前述したとおり、このデータが無効
となるのは、それが所望のアドレスに対応づけられたデ
ータではないため、そのデータがエラーが入っているた
め、またはその他のなんらかの理由による。データを供
給するサブシステムは反転ＤＲＴＲＹ信号をアサートし
て、ＣＰＵ１２に、以前のサイクルで同報通信されたデ
ータを無視させる。データを供給するサブシステムは、
正しいデータを供給できるようになるまで、反転ＤＲＴ
ＲＹ信号のアサートを続ける。ついでサブシステムは、
サブシステムが正しいデータを供給したクロック・サイ
クルの直後のサイクルで、反転ＤＲＴＲＹ信号をデアサ
ートする。図に示す例では、正しいデータは、誤ったデ
ータが供給された直後、すなわち第３クロック・サイク
ルで供給される。そのため反転ＤＲＴＲＹ信号は第４ク
ロック・サイクルでデアサートされる。
【００２８】図７は、第２動作モードに基づき本発明を
実現するために動作可能な制御信号セットのタイミング
図７６を表す。具体的には、図７は４データ・ブロック
・トランザクションまたはバーストを表す。タイミング
図７６は横軸に添って時間変数を表す。時間は便宜上、
「ＣＬＯＣＫ」と称される周期クロック信号６４のサイ
クルによって計測できる。タイミング図７６は信号ＣＬ
ＯＣＫと対比させて他の３つの信号を表す。すなわち反
転ＤＢＢと称されるデータ・バス使用中８０，ＤＡＴＡ
と称されるデータ８２，反転ＤＲＴＲＹと称されるデー
タ再試行８４である。反転ＴＳおよび反転ＤＢＢという
２つの信号は図７には示されていない。これらは図６に
関連して前に説明してある。信号ＤＡＴＡは、Ｎビット
幅（Ｎは整数）のデータ経路のためのＮ個の独立信号と
なることを理解されたい。
実現するために動作可能な制御信号セットのタイミング
図７６を表す。具体的には、図７は４データ・ブロック
・トランザクションまたはバーストを表す。タイミング
図７６は横軸に添って時間変数を表す。時間は便宜上、
「ＣＬＯＣＫ」と称される周期クロック信号６４のサイ
クルによって計測できる。タイミング図７６は信号ＣＬ
ＯＣＫと対比させて他の３つの信号を表す。すなわち反
転ＤＢＢと称されるデータ・バス使用中８０，ＤＡＴＡ
と称されるデータ８２，反転ＤＲＴＲＹと称されるデー
タ再試行８４である。反転ＴＳおよび反転ＤＢＢという
２つの信号は図７には示されていない。これらは図６に
関連して前に説明してある。信号ＤＡＴＡは、Ｎビット
幅（Ｎは整数）のデータ経路のためのＮ個の独立信号と
なることを理解されたい。
【００２９】４ブロック・データ・バースト動作におい
て、選択されたデータを入れているサブシステムは、第
１クロック・サイクルから４個のデータ・ブロックを送
出する。図７の括弧内に示すように、第４クロック・サ
イクルの間にＣＰＵ１２に送出された４番目のデータ・
ブロックは無効である。しかしながら本発明は、一つま
たは複数のデータ・ブロックが無効であることを示すの
に使用できる。データを供給するサブシステムは反転Ｄ
ＲＴＲＹ信号をアサートして、ＣＰＵ１２に、以前の
（第４）サイクルで同報通信されたデータを無視させ
る。データを供給するサブシステムは、正しいデータを
供給できるようになるまで、反転ＤＲＴＲＹ信号のアサ
ートを続ける。図に示す例では、正しいデータは第７サ
イクルにおいて供給される。そのため反転ＤＲＴＲＹ信
号は第８サイクルでデアサートされる。一般に、無効の
データ・ブロックがｎ番目のクロック・サイクル（ｎは
整数）でＣＰＵ１２に同報通信される場合はいつでも、
当該サブシステムは（ｎ＋１）番目のクロック・サイク
ルで反転ＤＲＴＲＹをアサートできる。
て、選択されたデータを入れているサブシステムは、第
１クロック・サイクルから４個のデータ・ブロックを送
出する。図７の括弧内に示すように、第４クロック・サ
イクルの間にＣＰＵ１２に送出された４番目のデータ・
ブロックは無効である。しかしながら本発明は、一つま
たは複数のデータ・ブロックが無効であることを示すの
に使用できる。データを供給するサブシステムは反転Ｄ
ＲＴＲＹ信号をアサートして、ＣＰＵ１２に、以前の
（第４）サイクルで同報通信されたデータを無視させ
る。データを供給するサブシステムは、正しいデータを
供給できるようになるまで、反転ＤＲＴＲＹ信号のアサ
ートを続ける。図に示す例では、正しいデータは第７サ
イクルにおいて供給される。そのため反転ＤＲＴＲＹ信
号は第８サイクルでデアサートされる。一般に、無効の
データ・ブロックがｎ番目のクロック・サイクル（ｎは
整数）でＣＰＵ１２に同報通信される場合はいつでも、
当該サブシステムは（ｎ＋１）番目のクロック・サイク
ルで反転ＤＲＴＲＹをアサートできる。
【００３０】図８は、図６および図７に示すタイミング
図を実現するために動作可能な一連の段階の流れ図８６
を表す。図８に示す諸段階は、推論データを受け取る装
置によって実行される。上記の例では、ＣＰＵ１２が図
８に示す諸段階を実行する。流れ図８６は、ＣＰＵ１２
がシステム・バス２２の制御を取得し、一つの記憶場所
に一つのアドレスを発行する段階８８から開始する。つ
いでＣＰＵ１２は、要求されたデータ・ブロックを管理
するサブシステムによってデータがＣＰＵに戻されるの
を待つ（段階９０）。最終的にＣＰＵ１２はシステム・
バス２２を介してデータ・ブロックを受け取る。通常、
各データ・ブロックは転送肯定応答信号を伴わなければ
ならない（段階９２）。転送肯定応答信号は、当該シス
テムがデータ・ブロックをシステム・バス２２に乗せた
ことを示す。転送肯定応答信号が存在しない場合には、
流れ図８６は段階９０に分岐して、さらなるデータおよ
び適正な転送肯定応答信号を待つ。
図を実現するために動作可能な一連の段階の流れ図８６
を表す。図８に示す諸段階は、推論データを受け取る装
置によって実行される。上記の例では、ＣＰＵ１２が図
８に示す諸段階を実行する。流れ図８６は、ＣＰＵ１２
がシステム・バス２２の制御を取得し、一つの記憶場所
に一つのアドレスを発行する段階８８から開始する。つ
いでＣＰＵ１２は、要求されたデータ・ブロックを管理
するサブシステムによってデータがＣＰＵに戻されるの
を待つ（段階９０）。最終的にＣＰＵ１２はシステム・
バス２２を介してデータ・ブロックを受け取る。通常、
各データ・ブロックは転送肯定応答信号を伴わなければ
ならない（段階９２）。転送肯定応答信号は、当該シス
テムがデータ・ブロックをシステム・バス２２に乗せた
ことを示す。転送肯定応答信号が存在しない場合には、
流れ図８６は段階９０に分岐して、さらなるデータおよ
び適正な転送肯定応答信号を待つ。
【００３１】転送肯定応答信号が正しい場合には、ＣＰ
Ｕ１２は受け取ったデータ・ブロックをバス・データ・
レジスタ４２にロードする（段階９４）。後続のクロッ
ク信号の間、要求されたデータ・ブロックを供給するサ
ブシステムによって、反転ＤＲＴＲＹ信号がアサートさ
れる場合がある（段階９６）。反転ＤＲＴＲＹ信号がア
サートされる場合には、流れ図８６は段階９４に分岐す
る。段階９４では、データ・ブロックが有効になり、反
転ＤＲＴＲＹ信号がアサートされなくなるまで、ＣＰＵ
１２はシステム・バス２２の上に存在するデータ・ブロ
ックをロードしてフラッシュ(flush) を続ける。反転Ｄ
ＲＴＲＹ信号がアサートされないと、ＣＰＵ１２は、受
け取ったデータ・ブロックを書換バッファ４４にロード
する。
Ｕ１２は受け取ったデータ・ブロックをバス・データ・
レジスタ４２にロードする（段階９４）。後続のクロッ
ク信号の間、要求されたデータ・ブロックを供給するサ
ブシステムによって、反転ＤＲＴＲＹ信号がアサートさ
れる場合がある（段階９６）。反転ＤＲＴＲＹ信号がア
サートされる場合には、流れ図８６は段階９４に分岐す
る。段階９４では、データ・ブロックが有効になり、反
転ＤＲＴＲＹ信号がアサートされなくなるまで、ＣＰＵ
１２はシステム・バス２２の上に存在するデータ・ブロ
ックをロードしてフラッシュ(flush) を続ける。反転Ｄ
ＲＴＲＹ信号がアサートされないと、ＣＰＵ１２は、受
け取ったデータ・ブロックを書換バッファ４４にロード
する。
【００３２】段階１００では、信号転送肯定応答がアサ
ートされる場合には、ＣＰＵ１２は段階９４に分岐し
て、さらなるデータ・ブロックをバス・データ・レジス
タ４２にロードする。信号転送肯定応答がアサートされ
ない場合には、流れ図８６は段階１０２にいく。段階１
０２では、ＣＰＵ１２は、要求されたデータ・ブロック
すべてが受け取られたか否かを判定する。ＣＰＵ１２が
すべてのデータ・ブロックを受け取った場合には、流れ
図８６は終了する（段階１０４）。ＣＰＵが要求された
すべてのデータ・ブロックを受け取っていない場合に
は、流れ図８６は段階９０に分岐して、ＣＰＵ１２はさ
らなるデータ・ブロックなどを待つ。 １．推論的データ転送を有するデータ処理装置（１２）
であって：メモリ・アドレスを生成するためのアドレス
回路（４０）であって、前記アドレスはデータ・ブロッ
クおよびタグに対応づけられ、前記タグは前記データ・
ブロックの妥当性を表すアドレス回路；および第１時刻
でメモリ（４２，４４）・アドレスに対応づけられたデ
ータ・ブロックを受け取り、また続く第２時刻で信号を
受信するためのデータ回路であって、前記信号は前記デ
ータ・ブロックの妥当性を表し、前記データ回路は前記
信号に応答して前記データ・ブロックを選択的に拒否す
るためのデータ回路；によって構成されることを特徴と
するデータ処理装置。 ２．推論的データ転送を有するデータ処理装置（１２）
であって：メモリ・アドレスを生成するためのアドレス
回路（４０）であって、前記メモり・アドレスはデータ
・ブロックおよびタグに対応づけられるアドレス回路；
および前記データ・ブロック，周期クロッキング信号，
および前記データ・ブロックの妥当性を表す信号を受信
するためのデータ回路（４２，４４）であって、前記デ
ータ回路は第１時刻で前記データ・ブロックを受け取
り、続く第２時刻で前記信号を受信し、また前記データ
回路は前記信号に応答して前記データ・ブロックを拒否
し、前記第１時刻および前記第２時刻は前記周期クロッ
キング信号の隣接サイクルであるデータ回路；によって
構成されることを特徴とするデータ処理装置。 ３．データを推論的にデータ処理装置（１２）に転送す
る方法であって：複数のアドレス・ビットを生成し、前
記アドレス・ビットが一つのデータ・ブロックに対応づ
けられる段階；第１時刻で、前記データ処理装置の入力
において、前記データ・ブロックおよび周期クロキング
信号を受信する段階（９０）；前記受け取ったデータ・
ブロックを前記データ処理装置内に格納する段階（９
４）；続く第２時刻で、前記データ処理装置の入力にお
いて、前記受け取ったデータ・ブロックの妥当性を表す
信号を受信し、前記第１および第２時刻は、前記周期ク
ロッキング信号の隣接するサイクルに対応づけられる段
階（９６）；および前記被受信信号に応答して前記受け
取ったデータ・ブロックを選択的に無視する段階（９
８）；によって構成されることを特徴とする方法。 Ａ．前記データ回路はさらに：第１時刻で、前記データ
・ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て第２時刻で前記データ・ブロックを受け取る第２ラッ
チ（４４）；によって構成されることを特徴とする前記
１記載のデータ処理装置。 Ｂ．データ処理システム（１０）であって：前記（１）
記載のデータ処理装置（１２）；前記アドレス回路およ
び前記データ回路に結合されたメモリ回路（１６）であ
って、前記メモリ回路は：前記データ処理装置に応答し
て、前記データ・ブロックおよび前記タグを検索するた
めの記憶回路（４８）；および前記記憶回路によって検
索された前記連想タグに応答して前記信号を生成するた
めのタグ比較回路（５０，５２）；によって構成される
メモリ回路（１６）；によって構成されることを特徴と
するデータ処理システム。 Ｃ．前記タグ比較回路は、前記連想タグを、前記メモリ
・アドレスのアドレス・ビットのサブセットと比較する
ことを特徴とする前記Ｂ記載のデータ処理システム。 Ｄ．前記データ回路はさらに：第１時刻に前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｃ記
載のデータ処理システム。 Ｅ．前記タグ比較回路は、誤り訂正符号関数を生成する
ための誤り訂正符号回路（６０）によって構成されるこ
とを特徴とする前記Ｂ記載のデータ処理システム。 Ｆ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｅ記
載のデータ処理システム。 Ｇ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ；およ
び前記第１ラッチに結合された第２ラッチであって、前
記第２ラッチは前記信号に応答して続く第２時刻で前記
データ・ブロックを受け取る第２ラッチ；によって構成
されることを特徴とする前記２記載のデータ処理システ
ム。 Ｈ．データ処理システム（１０）であって：前記（２）
記載データ処理装置（１０）；前記アドレス回路および
前記データ回路に結合されたメモリ回路（１６）であっ
て、前記メモリ回路は：前記データ処理装置に応答し
て、前記データ・ブロックおよび前記タグを検索するた
めの記憶回路（４８）；および前記記憶回路によって検
索された前記連想タグに応答して、前記信号を生成する
ためのタグ比較回路（５０，５２）；によって構成され
るメモリ回路；によって構成されることを特徴とするデ
ータ処理システム。 Ｉ．前記タグ比較回路は前記連想タグを、前記メモリ・
アドレスのアドレス・ビットのサブセットと比較するこ
とを特徴とする前記Ｈ記載のデータ処理システム。 Ｊ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｉ記
載のデータ処理システム。 Ｋ．前記タグ比較回路は、誤り訂正符号関数を生成する
ための誤り訂正符号回路（６０）によって構成されるこ
とを特徴とする前記Ｈ記載のデータ処理システム。 Ｌ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｋ記
載のデータ処理システム。 Ｍ．データ処理システム内でデータを転送する方法であ
って：前記３記載の方法；前記データ処理装置の外部で
前記アドレス・ビットを受け取る段階；第１時刻で、前
記アドレス・ビットに対応づけられた前記データ・ブロ
ックを前記データ処理装置に同報通信する段階；前記デ
ータ・ブロックに対応づけられたタグを、前記データ処
理装置の外部の所定の値と比較する段階；第２時刻で、
前記信号を前記データ処理装置に同報通信し、前記信号
は前記比較段階に応答している段階；によって構成され
ることを特徴とする方法。 Ｎ．前記比較する段階が、前記データ・ブロックから誤
り訂正符号関数を生成する段階によって構成されること
を特徴とする前記Ｍ記載の方法。 Ｏ．前記無視する段階が、前記信号に応答してレジスタ
内で前記データ・ブロックをラッチする段階によって構
成されることを特徴とする前記Ｎ記載の方法。 Ｐ．前記比較する段階が、前記タグを前記アドレス・ビ
ットのサブセットと比較する段階によって構成されるこ
とを特徴とする前記Ｍ記載の方法。 Ｑ．前記無視する段階が、前記信号に応答してレジスタ
内で前記データ・ブロックをラッチする段階によって構
成されることを特徴とする前記Ｐ記載の方法。
ートされる場合には、ＣＰＵ１２は段階９４に分岐し
て、さらなるデータ・ブロックをバス・データ・レジス
タ４２にロードする。信号転送肯定応答がアサートされ
ない場合には、流れ図８６は段階１０２にいく。段階１
０２では、ＣＰＵ１２は、要求されたデータ・ブロック
すべてが受け取られたか否かを判定する。ＣＰＵ１２が
すべてのデータ・ブロックを受け取った場合には、流れ
図８６は終了する（段階１０４）。ＣＰＵが要求された
すべてのデータ・ブロックを受け取っていない場合に
は、流れ図８６は段階９０に分岐して、ＣＰＵ１２はさ
らなるデータ・ブロックなどを待つ。 １．推論的データ転送を有するデータ処理装置（１２）
であって：メモリ・アドレスを生成するためのアドレス
回路（４０）であって、前記アドレスはデータ・ブロッ
クおよびタグに対応づけられ、前記タグは前記データ・
ブロックの妥当性を表すアドレス回路；および第１時刻
でメモリ（４２，４４）・アドレスに対応づけられたデ
ータ・ブロックを受け取り、また続く第２時刻で信号を
受信するためのデータ回路であって、前記信号は前記デ
ータ・ブロックの妥当性を表し、前記データ回路は前記
信号に応答して前記データ・ブロックを選択的に拒否す
るためのデータ回路；によって構成されることを特徴と
するデータ処理装置。 ２．推論的データ転送を有するデータ処理装置（１２）
であって：メモリ・アドレスを生成するためのアドレス
回路（４０）であって、前記メモり・アドレスはデータ
・ブロックおよびタグに対応づけられるアドレス回路；
および前記データ・ブロック，周期クロッキング信号，
および前記データ・ブロックの妥当性を表す信号を受信
するためのデータ回路（４２，４４）であって、前記デ
ータ回路は第１時刻で前記データ・ブロックを受け取
り、続く第２時刻で前記信号を受信し、また前記データ
回路は前記信号に応答して前記データ・ブロックを拒否
し、前記第１時刻および前記第２時刻は前記周期クロッ
キング信号の隣接サイクルであるデータ回路；によって
構成されることを特徴とするデータ処理装置。 ３．データを推論的にデータ処理装置（１２）に転送す
る方法であって：複数のアドレス・ビットを生成し、前
記アドレス・ビットが一つのデータ・ブロックに対応づ
けられる段階；第１時刻で、前記データ処理装置の入力
において、前記データ・ブロックおよび周期クロキング
信号を受信する段階（９０）；前記受け取ったデータ・
ブロックを前記データ処理装置内に格納する段階（９
４）；続く第２時刻で、前記データ処理装置の入力にお
いて、前記受け取ったデータ・ブロックの妥当性を表す
信号を受信し、前記第１および第２時刻は、前記周期ク
ロッキング信号の隣接するサイクルに対応づけられる段
階（９６）；および前記被受信信号に応答して前記受け
取ったデータ・ブロックを選択的に無視する段階（９
８）；によって構成されることを特徴とする方法。 Ａ．前記データ回路はさらに：第１時刻で、前記データ
・ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て第２時刻で前記データ・ブロックを受け取る第２ラッ
チ（４４）；によって構成されることを特徴とする前記
１記載のデータ処理装置。 Ｂ．データ処理システム（１０）であって：前記（１）
記載のデータ処理装置（１２）；前記アドレス回路およ
び前記データ回路に結合されたメモリ回路（１６）であ
って、前記メモリ回路は：前記データ処理装置に応答し
て、前記データ・ブロックおよび前記タグを検索するた
めの記憶回路（４８）；および前記記憶回路によって検
索された前記連想タグに応答して前記信号を生成するた
めのタグ比較回路（５０，５２）；によって構成される
メモリ回路（１６）；によって構成されることを特徴と
するデータ処理システム。 Ｃ．前記タグ比較回路は、前記連想タグを、前記メモリ
・アドレスのアドレス・ビットのサブセットと比較する
ことを特徴とする前記Ｂ記載のデータ処理システム。 Ｄ．前記データ回路はさらに：第１時刻に前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｃ記
載のデータ処理システム。 Ｅ．前記タグ比較回路は、誤り訂正符号関数を生成する
ための誤り訂正符号回路（６０）によって構成されるこ
とを特徴とする前記Ｂ記載のデータ処理システム。 Ｆ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｅ記
載のデータ処理システム。 Ｇ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ；およ
び前記第１ラッチに結合された第２ラッチであって、前
記第２ラッチは前記信号に応答して続く第２時刻で前記
データ・ブロックを受け取る第２ラッチ；によって構成
されることを特徴とする前記２記載のデータ処理システ
ム。 Ｈ．データ処理システム（１０）であって：前記（２）
記載データ処理装置（１０）；前記アドレス回路および
前記データ回路に結合されたメモリ回路（１６）であっ
て、前記メモリ回路は：前記データ処理装置に応答し
て、前記データ・ブロックおよび前記タグを検索するた
めの記憶回路（４８）；および前記記憶回路によって検
索された前記連想タグに応答して、前記信号を生成する
ためのタグ比較回路（５０，５２）；によって構成され
るメモリ回路；によって構成されることを特徴とするデ
ータ処理システム。 Ｉ．前記タグ比較回路は前記連想タグを、前記メモリ・
アドレスのアドレス・ビットのサブセットと比較するこ
とを特徴とする前記Ｈ記載のデータ処理システム。 Ｊ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｉ記
載のデータ処理システム。 Ｋ．前記タグ比較回路は、誤り訂正符号関数を生成する
ための誤り訂正符号回路（６０）によって構成されるこ
とを特徴とする前記Ｈ記載のデータ処理システム。 Ｌ．前記データ回路はさらに：第１時刻で前記データ・
ブロックを受け取って格納するための第１ラッチ（４
２）；および前記第１ラッチに結合された第２ラッチ
（４４）であって、前記第２ラッチは前記信号に応答し
て続く第２時刻で前記データ・ブロックを受け取る第２
ラッチ；によって構成されることを特徴とする前記Ｋ記
載のデータ処理システム。 Ｍ．データ処理システム内でデータを転送する方法であ
って：前記３記載の方法；前記データ処理装置の外部で
前記アドレス・ビットを受け取る段階；第１時刻で、前
記アドレス・ビットに対応づけられた前記データ・ブロ
ックを前記データ処理装置に同報通信する段階；前記デ
ータ・ブロックに対応づけられたタグを、前記データ処
理装置の外部の所定の値と比較する段階；第２時刻で、
前記信号を前記データ処理装置に同報通信し、前記信号
は前記比較段階に応答している段階；によって構成され
ることを特徴とする方法。 Ｎ．前記比較する段階が、前記データ・ブロックから誤
り訂正符号関数を生成する段階によって構成されること
を特徴とする前記Ｍ記載の方法。 Ｏ．前記無視する段階が、前記信号に応答してレジスタ
内で前記データ・ブロックをラッチする段階によって構
成されることを特徴とする前記Ｎ記載の方法。 Ｐ．前記比較する段階が、前記タグを前記アドレス・ビ
ットのサブセットと比較する段階によって構成されるこ
とを特徴とする前記Ｍ記載の方法。 Ｑ．前記無視する段階が、前記信号に応答してレジスタ
内で前記データ・ブロックをラッチする段階によって構
成されることを特徴とする前記Ｐ記載の方法。
【００３３】本発明は具体的な実施例を参照して説明し
てきたが、当業者はさらなる変形および改良が考えられ
よう。たとえば、開示されたＣＰＵ１２の諸機能のそれ
ぞれを実行するＣＰＵ１２の個々の装置は任意のもので
ある。各種の機能は異なる装置または装置の組み合わせ
によって実行しても、等しく支障なく動作できる。また
データ・ブロックの妥当性は、アドレス比較やＥＣＣ構
成以外の構成によっても判定し得る。データ処理装置
は、格納されたパリティ・ビット（タグ）に対して単純
パリティ・チェックを使用してデータの完全性を確保し
てもよい。したがって本発明は、添付請求の範囲に定義
される本発明の意図および範囲から逸脱しない変形をす
べて包含するものと理解されたい。
てきたが、当業者はさらなる変形および改良が考えられ
よう。たとえば、開示されたＣＰＵ１２の諸機能のそれ
ぞれを実行するＣＰＵ１２の個々の装置は任意のもので
ある。各種の機能は異なる装置または装置の組み合わせ
によって実行しても、等しく支障なく動作できる。また
データ・ブロックの妥当性は、アドレス比較やＥＣＣ構
成以外の構成によっても判定し得る。データ処理装置
は、格納されたパリティ・ビット（タグ）に対して単純
パリティ・チェックを使用してデータの完全性を確保し
てもよい。したがって本発明は、添付請求の範囲に定義
される本発明の意図および範囲から逸脱しない変形をす
べて包含するものと理解されたい。
本発明の特徴および利点は、添付図と合わせて上記の詳
細な説明からより明確に理解されよう。これらの図では
同一番号は同一部品および対応する部品を表す。
細な説明からより明確に理解されよう。これらの図では
同一番号は同一部品および対応する部品を表す。
【図１】本発明に基づき構成されたデータ処理システム
のブロック図を表す。
のブロック図を表す。
【図２】図１に示す中央処理装置のブロック図を表す。
【図３】図２に示すメモリ待ち行列およびバス・インタ
フェース装置のブロック図を表す。
フェース装置のブロック図を表す。
【図４】図１に示す第２レベル・メモリ・キャッシュの
ブロック図を表す。
ブロック図を表す。
【図５】図１に示す主記憶装置のブロック図を表す。
【図６】第１動作モードに従って本発明を実現するため
に動作可能な制御信号セットのタイミング図を表す。
に動作可能な制御信号セットのタイミング図を表す。
【図７】第２動作モードに従って本発明を実現するため
に動作可能な制御信号セットのタイミング図を表す。
に動作可能な制御信号セットのタイミング図を表す。
【図８】図６および図７に示すタイミング図を実現する
ために動作可能な一連の段階の流れ図を表す。
ために動作可能な一連の段階の流れ図を表す。
１０ データ処理システム １２ 中央処理装置 １４ 外部キャッシュ １６ バス・アービトレーション装置 １８ 主記憶装置 ２０ 入出力装置 ２２ システム・バス ２４ 命令待ち行列およびディスパッチ論理装置 ２６ 分岐命令装置 ２８ 固定小数点実行装置 ３０ 浮動小数点実行装置 ３２ 命令取り出し装置 ３４ 内部キャッシュ ３６ メモリ待ち行列およびバス・インタフェース装置 ３８ メモリ管理装置 ４０ バス・アドレス・レジスタ ４２ バス・データ・レジスタ ４４ 書換バッファ ４８，５０ メモリ・バンク ５２ 外部キャッシュ・コントローラ ５４ ＥＣＣジェネレータ ５６ ＲＡＭ ５８ データ・レジスタ ６０ ＥＣＣ検出／訂正装置 ６２ タイミング図 ６４ 周期クロック信号 ６６ トランザクション・スタート ６８ データ・バス使用許可 ７０ データ・バス使用中 ７２ データ ７４ データ再試行 ７６ タイミング図 ７８ 周期クロック信号 ８０ データ・バス使用中 ８２ データ ８４ データ再試行 ８６ 流れ図 ８８ スタート ９０ データを待つ ９２ 転送肯定応答？ ９４ データを一時レジスタにロード ９６ データ再試行？ ９８ データを永久レジスタにロード １００ 転送肯定応答？ １０２ 演算完了？ １０４ 終了
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エス・ミュヒッチ アメリカ合衆国テキサス州オースチン、ア ルバ−ストン・ウエイ8606 (72)発明者 ロバート・ジェイ・リーズ アメリカ合衆国テキサス州オースチン、エ ファレム・ロード8100
Claims (4)
- 【請求項１】 推論的データ転送を有するデータ処理装
置（１２）であって：メモリ・アドレスを生成するため
のアドレス回路（４０）であって、前記アドレスはデー
タ・ブロックおよびタグに対応づけられ、前記タグは前
記データ・ブロックの妥当性を表すアドレス回路；およ
び第１時刻でメモリ（４２，４４）・アドレスに対応づ
けられたデータ・ブロックを受け取り、また続く第２時
刻で信号を受信するためのデータ回路であって、前記信
号は前記データ・ブロックの妥当性を表し、前記データ
回路は前記信号に応答して前記データ・ブロックを選択
的に拒否するためのデータ回路；によって構成されるこ
とを特徴とするデータ処理装置。 - 【請求項２】 推論的データ転送を有するデータ処理装
置（１２）であって：メモリ・アドレスを生成するため
のアドレス回路（４０）であって、前記メモり・アドレ
スはデータ・ブロックおよびタグに対応づけられるアド
レス回路；および前記データ・ブロック，周期クロッキ
ング信号，および前記データ・ブロックの妥当性を表す
信号を受信するためのデータ回路（４２，４４）であっ
て、前記データ回路は第１時刻で前記データ・ブロック
を受け取り、続く第２時刻で前記信号を受信し、また前
記データ回路は前記信号に応答して前記データ・ブロッ
クを拒否し、前記第１時刻および前記第２時刻は前記周
期クロッキング信号の隣接サイクルであるデータ回路；
によって構成されることを特徴とするデータ処理装置。 - 【請求項３】 データを推論的にデータ処理装置（１
２）に転送する方法であって：複数のアドレス・ビット
を生成し、前記アドレス・ビットが一つのデータ・ブロ
ックに対応づけられる段階；第１時刻で、前記データ処
理装置の入力において、前記データ・ブロックおよび周
期クロキング信号を受信する段階（９０）；前記受け取
ったデータ・ブロックを前記データ処理装置内に格納す
る段階（９４）；続く第２時刻で、前記データ処理装置
の入力において、前記受け取ったデータ・ブロックの妥
当性を表す信号を受信し、前記第１および第２時刻は、
前記周期クロッキング信号の隣接するサイクルに対応づ
けられる段階（９６）；および前記被受信信号に応答し
て前記受け取ったデータ・ブロックを選択的に無視する
段階（９８）；によって構成されることを特徴とする方
法。 - 【請求項４】 データを推論的にデータ処理装置（１
２）に転送する方法であって：前記データ処理装置内に
複数のアドレス・ビットを生成し、前記アドレス・ビッ
トは一つのデータ・ブロックに対応づけられる段階；第
１時刻で、前記データ処理装置の入力において、前記ア
ドレス・ビットのサブセットに対応づけられたデータ・
ブロックを受け取る段階（９２）；前記受け取ったデー
タ・ブロックを前記データ処理装置の第１レジスタ内
に、格納する段階（９４）；続く第２時刻で、前記デー
タ処理装置の入力において、前記データ・ブロックの妥
当性を表す信号を受信する段階（９６）；および前記被
受信信号に応答して、前記受け取ったデータ・ブロック
を前記データ処理装置の第２レジスタ内に格納する段階
（９８）；によって構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US08/011,024 US5500950A (en) | 1993-01-29 | 1993-01-29 | Data processor with speculative data transfer and address-free retry |
| US011024 | 1996-02-02 |
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| Publication Number | Publication Date |
|---|---|
| JPH06243034A true JPH06243034A (ja) | 1994-09-02 |
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Family Applications (1)
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| JP (1) | JPH06243034A (ja) |
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