JPH08272688A - 階層化された記憶項目とキャッシュタグを単一キャッシュアレイ構造に格納するキャッシュメモリ装置及び方法 - Google Patents
階層化された記憶項目とキャッシュタグを単一キャッシュアレイ構造に格納するキャッシュメモリ装置及び方法Info
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- JPH08272688A JPH08272688A JP8058025A JP5802596A JPH08272688A JP H08272688 A JPH08272688 A JP H08272688A JP 8058025 A JP8058025 A JP 8058025A JP 5802596 A JP5802596 A JP 5802596A JP H08272688 A JPH08272688 A JP H08272688A
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Abstract
(57)【要約】
【課題】 本発明は、アーキテクチャーの複雑化、製造
コストの増加、動作速度の低下を伴わず階層化された記
憶項目とキャッシュタグを格納するキャッシュメモリ装
置の提供を目的とする。 【解決手段】 キャッシュメモリ装置は、記憶項目を格
納する記憶項目部と、キャッシュエントリーを識別する
キャッシュタグを格納するキャッシュタグ部とからなる
キャッシュエントリーよりなる単一キャッシュアレイ構
造を有し、キャッシュエントリーの内容を読み出すため
アドレス信号に応答するキャッシュアレイよりなる。上
記装置は、メモリ要求に応答しアドレス信号を発生する
論理回路と、所定の関係に関しキャッシュタグをメモリ
要求と比較する回路と、アドレス信号をキャッシュアレ
イに伝達するアドレスバスと、キャッシュアレイと論理
回路の間でキャッシュタグと記憶項目を伝達するデータ
バスとを更に有する。
コストの増加、動作速度の低下を伴わず階層化された記
憶項目とキャッシュタグを格納するキャッシュメモリ装
置の提供を目的とする。 【解決手段】 キャッシュメモリ装置は、記憶項目を格
納する記憶項目部と、キャッシュエントリーを識別する
キャッシュタグを格納するキャッシュタグ部とからなる
キャッシュエントリーよりなる単一キャッシュアレイ構
造を有し、キャッシュエントリーの内容を読み出すため
アドレス信号に応答するキャッシュアレイよりなる。上
記装置は、メモリ要求に応答しアドレス信号を発生する
論理回路と、所定の関係に関しキャッシュタグをメモリ
要求と比較する回路と、アドレス信号をキャッシュアレ
イに伝達するアドレスバスと、キャッシュアレイと論理
回路の間でキャッシュタグと記憶項目を伝達するデータ
バスとを更に有する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にキャッシ
ュメモリ装置と方法に係り、特に、階層化された記憶項
目とキャッシュタグを単一キャッシュアレイ構造内に格
納するキャッシュメモリ装置と方法に関する。
ュメモリ装置と方法に係り、特に、階層化された記憶項
目とキャッシュタグを単一キャッシュアレイ構造内に格
納するキャッシュメモリ装置と方法に関する。
【０００２】
【従来の技術】現在のコンピュータシステムは、アクセ
ス時間と記憶容量に関し記憶装置を順序付けする階層的
なメモリ設計を採用している。参考のため引用したスト
ーン(H.S. Stone)の“高性能コンピュータアーキテクチ
ャー(High-Performance Computer Architecture)”、第
２版（１９９０年）、アディソン−ウェスレイ(Addison
-Wesley)発行、２９−８７ページに記載されているよう
に、最高速のアクセス時間と、最小の記憶容量が得られ
るキャッシュメモリ装置は階層の最上位に置かれる。キ
ャッシュメモリ装置は、コンピュータのプログラムとデ
ータの中で最も頻繁に使用されるセグメントを格納する
ため使用される。キャッシュメモリよりも下位の階層に
は、アクセス時間が低下し、記憶容量が増加する順序
で、主メモリと２次記憶装置が置かれている。メモリキ
ャッシュは、主メモリから階層化された２種類の記憶項
目：読み出し専用として扱われるプログラム命令と、デ
ータを格納するため使用される。
ス時間と記憶容量に関し記憶装置を順序付けする階層的
なメモリ設計を採用している。参考のため引用したスト
ーン(H.S. Stone)の“高性能コンピュータアーキテクチ
ャー(High-Performance Computer Architecture)”、第
２版（１９９０年）、アディソン−ウェスレイ(Addison
-Wesley)発行、２９−８７ページに記載されているよう
に、最高速のアクセス時間と、最小の記憶容量が得られ
るキャッシュメモリ装置は階層の最上位に置かれる。キ
ャッシュメモリ装置は、コンピュータのプログラムとデ
ータの中で最も頻繁に使用されるセグメントを格納する
ため使用される。キャッシュメモリよりも下位の階層に
は、アクセス時間が低下し、記憶容量が増加する順序
で、主メモリと２次記憶装置が置かれている。メモリキ
ャッシュは、主メモリから階層化された２種類の記憶項
目：読み出し専用として扱われるプログラム命令と、デ
ータを格納するため使用される。
【０００３】キャッシュメモリ装置は：中央処理装置
（ＣＰＵ）の一体的な部分としてオンチップに設けられ
た１次又はレベル−１キャッシュと、ＣＰＵの外部にあ
る２次又はレベル−２キャッシュの二つのタイプに分類
される。１次キャッシュは、より高速のアクセス時間が
得られるが、寸法、電力消費、及びＣＰＵに関連する他
のエンジニアリング上の得失によって１次キャッシュの
設計は制限され得るので、記憶容量は固定されている。
（ＣＰＵ）の一体的な部分としてオンチップに設けられ
た１次又はレベル−１キャッシュと、ＣＰＵの外部にあ
る２次又はレベル−２キャッシュの二つのタイプに分類
される。１次キャッシュは、より高速のアクセス時間が
得られるが、寸法、電力消費、及びＣＰＵに関連する他
のエンジニアリング上の得失によって１次キャッシュの
設計は制限され得るので、記憶容量は固定されている。
【０００４】一方、２次キャッシュはＣＰＵから分離し
た物理的構成部品のため、上記得失による影響を受けな
いので、付加的なメモリチップを追加することにより容
量を増加させることが可能である。典型的に、スタティ
ックランダムアクセスメモリ（ＳＲＡＭ）チップは、通
常のダイナミックランダムアクセスメモリ（ＤＲＡＭ）
チップよりも高速のアクセス時間が得られるので使用さ
れる。
た物理的構成部品のため、上記得失による影響を受けな
いので、付加的なメモリチップを追加することにより容
量を増加させることが可能である。典型的に、スタティ
ックランダムアクセスメモリ（ＳＲＡＭ）チップは、通
常のダイナミックランダムアクセスメモリ（ＤＲＡＭ）
チップよりも高速のアクセス時間が得られるので使用さ
れる。
【０００５】２次メモリキャッシュの容量は、一般的に
主メモリの容量よりも著しく小さいので、各キャッシュ
エントリーが対応する主メモリの位置を識別するために
キャッシュタグを使用することが必要である。従って、
二つの別個のメモリチップの実体が使用され、これによ
り、実体は少なくとも一つの離散的なメモリチップであ
る可能性があり、一方の実体は階層化された記憶項目を
格納し、もう一方の実体がキャッシュタグを格納する。
階層化された記憶項目とキャッシュタグを格納するため
別個のメモリチップの実体を利用する２次メモリキャッ
シュの例は、クロフォード(Crawford)他の米国特許第5,
210,845 号明細書と、リー(Lee) 他の米国特許第5,339,
399 号明細書と、マックウィリアムズ(MacWilliams) 他
の米国特許第5,239,603 号及び第5,228,134 号明細書に
記載されている。
主メモリの容量よりも著しく小さいので、各キャッシュ
エントリーが対応する主メモリの位置を識別するために
キャッシュタグを使用することが必要である。従って、
二つの別個のメモリチップの実体が使用され、これによ
り、実体は少なくとも一つの離散的なメモリチップであ
る可能性があり、一方の実体は階層化された記憶項目を
格納し、もう一方の実体がキャッシュタグを格納する。
階層化された記憶項目とキャッシュタグを格納するため
別個のメモリチップの実体を利用する２次メモリキャッ
シュの例は、クロフォード(Crawford)他の米国特許第5,
210,845 号明細書と、リー(Lee) 他の米国特許第5,339,
399 号明細書と、マックウィリアムズ(MacWilliams) 他
の米国特許第5,239,603 号及び第5,228,134 号明細書に
記載されている。
【０００６】
【発明が解決しようとする課題】階層化された記憶項目
とキャッシュタグを格納するための別個のメモリアレイ
構造の使用によって生じる問題は、付加的な構成部品の
ためにアーキテクチャー上の複雑さが増大し、製造コス
トが増加し、動作速度が低下することである。本発明
は、上記従来技術の問題点を解決するため、階層化され
た記憶項目（プログラムの命令又はデータ）とキャッシ
ュタグを格納する単一メモリアレイを使用するキャッシ
ュメモリ装置及び方法の提供を目的とする。
とキャッシュタグを格納するための別個のメモリアレイ
構造の使用によって生じる問題は、付加的な構成部品の
ためにアーキテクチャー上の複雑さが増大し、製造コス
トが増加し、動作速度が低下することである。本発明
は、上記従来技術の問題点を解決するため、階層化され
た記憶項目（プログラムの命令又はデータ）とキャッシ
ュタグを格納する単一メモリアレイを使用するキャッシ
ュメモリ装置及び方法の提供を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の階層化された記憶項目（プログラムの命令
又はデータ）とキャッシュタグを格納する単一メモリア
レイにおいて、キャッシュタグは複数のメモリチップ上
に広がる連続的なキャッシュエントリーに亘って分散さ
れ、タグは２次メモリキャッシュアレイ構造への連続的
な読みを行なうことにより再構築される。
め、本発明の階層化された記憶項目（プログラムの命令
又はデータ）とキャッシュタグを格納する単一メモリア
レイにおいて、キャッシュタグは複数のメモリチップ上
に広がる連続的なキャッシュエントリーに亘って分散さ
れ、タグは２次メモリキャッシュアレイ構造への連続的
な読みを行なうことにより再構築される。
【０００８】本発明の一実施例は、外部メモリから論理
ユニットまで階層化された記憶項目を提供するキャッシ
ュメモリ装置である。上記装置は、複数のキャッシュエ
ントリーよりなる少なくとも一つの単一キャッシュアレ
イ構造を有するキャッシュアレイによって構成される。
各キャッシュエントリーは、記憶項目の少なくとも一部
を記憶する記憶項目部と、キャッシュタグの少なくとも
一部を記憶するキャッシュタグ部よりなる。各キャッシ
ュタグはキャッシュエントリーの中の少なくとも一つを
識別する。キャッシュアレイは、少なくとも一つのキャ
ッシュエントリーの内容を読み出すためのアドレス信号
に応答する。キャッシュメモリ装置は、メモリ要求に応
答しアドレス信号を発生する論理回路と、所定の関係に
関してキャッシュタグをメモリ要求と比較する回路を更
に有する。上記キャッシュメモリ装置は、キャッシュア
レイと論理回路を相互接続し、アドレス信号をキャッシ
ュアレイに伝達するアドレスバスと、キャッシュアレイ
と論理回路を相互接続し、キャッシュアレイと論理回路
の間でキャッシュタグと記憶項目を伝達するデータバス
とを更に有する。
ユニットまで階層化された記憶項目を提供するキャッシ
ュメモリ装置である。上記装置は、複数のキャッシュエ
ントリーよりなる少なくとも一つの単一キャッシュアレ
イ構造を有するキャッシュアレイによって構成される。
各キャッシュエントリーは、記憶項目の少なくとも一部
を記憶する記憶項目部と、キャッシュタグの少なくとも
一部を記憶するキャッシュタグ部よりなる。各キャッシ
ュタグはキャッシュエントリーの中の少なくとも一つを
識別する。キャッシュアレイは、少なくとも一つのキャ
ッシュエントリーの内容を読み出すためのアドレス信号
に応答する。キャッシュメモリ装置は、メモリ要求に応
答しアドレス信号を発生する論理回路と、所定の関係に
関してキャッシュタグをメモリ要求と比較する回路を更
に有する。上記キャッシュメモリ装置は、キャッシュア
レイと論理回路を相互接続し、アドレス信号をキャッシ
ュアレイに伝達するアドレスバスと、キャッシュアレイ
と論理回路を相互接続し、キャッシュアレイと論理回路
の間でキャッシュタグと記憶項目を伝達するデータバス
とを更に有する。
【０００９】本発明の他の一実施例は、主メモリからキ
ャッシュメモリまで階層化された記憶項目を、主メモ
リ、又は、もし存在するならばキャッシュメモリの何れ
かから選択的に提供するキャッシュメモリ装置である。
上記キャッシュメモリ装置は、複数の記憶項目を格納
し、２重キャッシュタグを各記憶項目に対応させるキャ
ッシュメモリからなる。各記憶項目に対する２重キャッ
シュタグの複製の各々は対応する記憶項目を識別する。
複数の記憶項目の各々は、複数の記憶項目部からなる。
各記憶項目部は、記憶項目部と関連して２重キャッシュ
タグの複製の一方を格納する。キャッシュタグメモリ
は、記憶項目と、対応するキャッシュタグの中の一つの
複製の一方を読み出すため受け取られたアドレスに応答
する。上記キャッシュメモリ装置は、主メモリへのメモ
リアクセスの要求に応答し、アドレスを発生する論理回
路を更に有する。論理回路は、所定の関係に関して一つ
のキャッシュタグの複製の一方の各々をもう一方の複製
よりも前に比較する回路よりなる。キャッシュメモリ装
置は、キャッシュメモリ構造と論理回路の間でアドレス
と、記憶項目及び対応する一つのキャッシュタグの複製
の一方とを伝達する少なくとも一つのバスを更に有す
る。
ャッシュメモリまで階層化された記憶項目を、主メモ
リ、又は、もし存在するならばキャッシュメモリの何れ
かから選択的に提供するキャッシュメモリ装置である。
上記キャッシュメモリ装置は、複数の記憶項目を格納
し、２重キャッシュタグを各記憶項目に対応させるキャ
ッシュメモリからなる。各記憶項目に対する２重キャッ
シュタグの複製の各々は対応する記憶項目を識別する。
複数の記憶項目の各々は、複数の記憶項目部からなる。
各記憶項目部は、記憶項目部と関連して２重キャッシュ
タグの複製の一方を格納する。キャッシュタグメモリ
は、記憶項目と、対応するキャッシュタグの中の一つの
複製の一方を読み出すため受け取られたアドレスに応答
する。上記キャッシュメモリ装置は、主メモリへのメモ
リアクセスの要求に応答し、アドレスを発生する論理回
路を更に有する。論理回路は、所定の関係に関して一つ
のキャッシュタグの複製の一方の各々をもう一方の複製
よりも前に比較する回路よりなる。キャッシュメモリ装
置は、キャッシュメモリ構造と論理回路の間でアドレス
と、記憶項目及び対応する一つのキャッシュタグの複製
の一方とを伝達する少なくとも一つのバスを更に有す
る。
【００１０】本発明を実施するため考え得るその例に限
定されることのない最良の形態の例による本発明の実施
例だけが以下の詳細な説明に示され説明されている。当
業者は、かかる以下の詳細な説明に基づいて本発明の他
の実施例を容易に知ることができる。本発明の精神と範
囲から逸れることなく、本発明の他の種々の実施例を形
成することが可能であり、かつ、本発明の幾つかの細部
は、種々の明らかな点で変更し得ることが分かる。従っ
て、添付図面及び以下の説明は本質的に例示であり、そ
の例に限定されるものではないと見なす必要がある。
定されることのない最良の形態の例による本発明の実施
例だけが以下の詳細な説明に示され説明されている。当
業者は、かかる以下の詳細な説明に基づいて本発明の他
の実施例を容易に知ることができる。本発明の精神と範
囲から逸れることなく、本発明の他の種々の実施例を形
成することが可能であり、かつ、本発明の幾つかの細部
は、種々の明らかな点で変更し得ることが分かる。従っ
て、添付図面及び以下の説明は本質的に例示であり、そ
の例に限定されるものではないと見なす必要がある。
【００１１】
【発明の実施の形態】本発明は２個の別々のＳＲＡＭチ
ップ上に分散した４個の３ビットセグメントを結合する
ことによりキャッシュタグが形成される２次メモリキャ
ッシュに関する。本発明の一実施例は、パイプライン化
された実行ユニットと共に縮小命令セットコンピュータ
（ＲＩＳＣ）設計を利用するＳＰＡＲＣ（登録商標）
（スケーラブル プロセッサ アークテクチャー）マイ
クロプロセッサ上で実現されている。ＳＰＡＲＣは、カ
リフォルニア州、マウンテン ビューのサンマイクロシ
ステムズ社の登録商標である。
ップ上に分散した４個の３ビットセグメントを結合する
ことによりキャッシュタグが形成される２次メモリキャ
ッシュに関する。本発明の一実施例は、パイプライン化
された実行ユニットと共に縮小命令セットコンピュータ
（ＲＩＳＣ）設計を利用するＳＰＡＲＣ（登録商標）
（スケーラブル プロセッサ アークテクチャー）マイ
クロプロセッサ上で実現されている。ＳＰＡＲＣは、カ
リフォルニア州、マウンテン ビューのサンマイクロシ
ステムズ社の登録商標である。
【００１２】本発明は、更に、２重キャッシュタグが、
多重の記憶場所への読出しに完全なキャッシュタグを得
ることが必要とされる環境で２次キャッシュの多重の場
所に格納された部分に分割され、これにより、冗長なキ
ャッシュタグを利用してキャッシュラインの多重記憶場
所の全部が読まれる前にキャッシュヒット又はキャッシ
ュミスを検出することが可能になる２次メモリキャッシ
ュに関する。
多重の記憶場所への読出しに完全なキャッシュタグを得
ることが必要とされる環境で２次キャッシュの多重の場
所に格納された部分に分割され、これにより、冗長なキ
ャッシュタグを利用してキャッシュラインの多重記憶場
所の全部が読まれる前にキャッシュヒット又はキャッシ
ュミスを検出することが可能になる２次メモリキャッシ
ュに関する。
【００１３】図１には本発明の一実施例のキャッシュメ
モリ装置の概略図が示されている。キャッシュメモリ装
置１は、キャッシュアドレスバス４と、キャッシュ制御
信号５の組を用いて共有されたキャッシュデータとキャ
ッシュタグを含む２次キャッシュ３に接続されたマイク
ロプロセッサ２のような論理ユニットからなる。マイク
ロプロセッサ２は、主メモリアドレスバス８と、主メモ
リ制御信号９の組を用いて主メモリ７にも接続されてい
る。２次キャッシュ３と主メモリ７は共に、共有データ
バス６を用いて、マイクロプロセッサとの間で記憶項目
を転送する。４−段の先入れ先出し（ＦＩＦＯ）双方向
記憶バッファ１０は、マイクロプロセッサから主メモリ
に書き込まれる記憶項目を緩衝するため使用される。
モリ装置の概略図が示されている。キャッシュメモリ装
置１は、キャッシュアドレスバス４と、キャッシュ制御
信号５の組を用いて共有されたキャッシュデータとキャ
ッシュタグを含む２次キャッシュ３に接続されたマイク
ロプロセッサ２のような論理ユニットからなる。マイク
ロプロセッサ２は、主メモリアドレスバス８と、主メモ
リ制御信号９の組を用いて主メモリ７にも接続されてい
る。２次キャッシュ３と主メモリ７は共に、共有データ
バス６を用いて、マイクロプロセッサとの間で記憶項目
を転送する。４−段の先入れ先出し（ＦＩＦＯ）双方向
記憶バッファ１０は、マイクロプロセッサから主メモリ
に書き込まれる記憶項目を緩衝するため使用される。
【００１４】マイクロプロセッサ内の実行ユニット（図
示しない）は、２８ビットの物理的主メモリアドレスか
らなる読出し要求を発生する。全部で３２バイトのキャ
ッシュラインが要求される場合、２次キャッシュのルッ
クアップ（検査）は主メモリのルックアップと並行して
始められる。要求された記憶項目が２次キャッシュで検
出された場合、主メモリへのルックアップは取り消され
る。要求された記憶項目が２次キャッシュで検出されな
かった場合、要求された記憶項目は主メモリから取り出
され、２次キャッシュ内の適当な場所は、取り出された
主メモリの項目が利用可能になると同時に上記取り出さ
れた主メモリの項目で更新される。
示しない）は、２８ビットの物理的主メモリアドレスか
らなる読出し要求を発生する。全部で３２バイトのキャ
ッシュラインが要求される場合、２次キャッシュのルッ
クアップ（検査）は主メモリのルックアップと並行して
始められる。要求された記憶項目が２次キャッシュで検
出された場合、主メモリへのルックアップは取り消され
る。要求された記憶項目が２次キャッシュで検出されな
かった場合、要求された記憶項目は主メモリから取り出
され、２次キャッシュ内の適当な場所は、取り出された
主メモリの項目が利用可能になると同時に上記取り出さ
れた主メモリの項目で更新される。
【００１５】実行ユニットは更にメモリ書込み要求を発
生する。キャッシュメモリ装置は、ライトスルー キャ
ッシュ コヒーレンシー プロトコル（Write-through
cache coherency protocol) を使用する。全てのキャッ
シュラインが書き込まれたとき、新しいデータは２次メ
モリキャッシュと主メモリとに同時に書き込まれ、２次
キャッシュタグは新しいタグの物理アドレスを使用して
更新される。
生する。キャッシュメモリ装置は、ライトスルー キャ
ッシュ コヒーレンシー プロトコル（Write-through
cache coherency protocol) を使用する。全てのキャッ
シュラインが書き込まれたとき、新しいデータは２次メ
モリキャッシュと主メモリとに同時に書き込まれ、２次
キャッシュタグは新しいタグの物理アドレスを使用して
更新される。
【００１６】２次キャッシュ３は直接アドレスマッピン
グを介してアクセスされる。直接アドレスマッピングと
は、アドレスバス４を介して２次キャッシュ３に送られ
たアドレスがキャッシュ内の固有の場所を直接参照する
ことを意味する。マイクロプロセッサ２は、主メモリ７
内の場所の２８ビット物理アドレスの形でメモリアクセ
スの要求を形成する。
グを介してアクセスされる。直接アドレスマッピングと
は、アドレスバス４を介して２次キャッシュ３に送られ
たアドレスがキャッシュ内の固有の場所を直接参照する
ことを意味する。マイクロプロセッサ２は、主メモリ７
内の場所の２８ビット物理アドレスの形でメモリアクセ
スの要求を形成する。
【００１７】上記２８ビット物理アドレスは、三つの構
成要素に分割される。最初の３ビットＡＤＤＲ〔２：
０〕は、単一キャッシュエントリーに対応する６４ビッ
トのダブルワード内の１バイトを選択するため実行ユニ
ットによって内部的に使用される。次の１５ビットＡＤ
ＤＲ〔１７：３〕は、キャッシュエントリーを選択する
ため、キャッシュアドレスバス４、即ち、図２のＡ〔１
４：０〕を介して送られる。２次キャッシュ３は、キャ
ッシュアドレスバス４上でアサートされた１５ビットア
ドレスに応答し、２次キャッシュ３はキャッシュエント
リーを読出し始める。２次キャッシュへのルックアップ
は、４個の６４ビットのキャッシュエントリーからなる
３２バイトのキャッシュラインを使用して行なわれる。
残りの１０ビットＡＤＤＲ〔２７：１８〕は、上記１０
ビットを２次キャッシュタグと比較することによりキャ
ッシュヒット又はキャッシュミスを検出するためマイク
ロプロセッサによって内部的に使用される。キャッシュ
タグとビットＡＤＤＲ〔２７：１８〕の間の一致はキャ
ッシュヒットであり、キャッシュタグとビットＡＤＤＲ
〔２７：１８〕の間の不一致はキャッシュミスである。
キャッシュヒットとキャッシュミスの両方は、実行ユニ
ットへの信号によってマイクロプロセッサ内で示され
る。
成要素に分割される。最初の３ビットＡＤＤＲ〔２：
０〕は、単一キャッシュエントリーに対応する６４ビッ
トのダブルワード内の１バイトを選択するため実行ユニ
ットによって内部的に使用される。次の１５ビットＡＤ
ＤＲ〔１７：３〕は、キャッシュエントリーを選択する
ため、キャッシュアドレスバス４、即ち、図２のＡ〔１
４：０〕を介して送られる。２次キャッシュ３は、キャ
ッシュアドレスバス４上でアサートされた１５ビットア
ドレスに応答し、２次キャッシュ３はキャッシュエント
リーを読出し始める。２次キャッシュへのルックアップ
は、４個の６４ビットのキャッシュエントリーからなる
３２バイトのキャッシュラインを使用して行なわれる。
残りの１０ビットＡＤＤＲ〔２７：１８〕は、上記１０
ビットを２次キャッシュタグと比較することによりキャ
ッシュヒット又はキャッシュミスを検出するためマイク
ロプロセッサによって内部的に使用される。キャッシュ
タグとビットＡＤＤＲ〔２７：１８〕の間の一致はキャ
ッシュヒットであり、キャッシュタグとビットＡＤＤＲ
〔２７：１８〕の間の不一致はキャッシュミスである。
キャッシュヒットとキャッシュミスの両方は、実行ユニ
ットへの信号によってマイクロプロセッサ内で示され
る。
【００１８】図２には、マイクロプロセッサと２次キャ
ッシュの間で接続されたアドレスバス及び制御信号と、
キャッシュメモリ装置用のデータバスが示されている。
キャッシュアドレスバス４は、アドレスデータＡ〔１
４：０〕の１５ビットを伝達する一組のアドレス線によ
って構成される。上記１５ビットは物理アドレスＡＤＤ
Ｒ〔１７：３〕から得られる。このアドレスはキャッシ
ュエントリーを識別するため２次キャッシュで絶対アド
レスとして使用される。キャッシュ制御信号５は、アク
セスするためのメモリチップを選択する３本のチップ選
択信号ＣＳ
ッシュの間で接続されたアドレスバス及び制御信号と、
キャッシュメモリ装置用のデータバスが示されている。
キャッシュアドレスバス４は、アドレスデータＡ〔１
４：０〕の１５ビットを伝達する一組のアドレス線によ
って構成される。上記１５ビットは物理アドレスＡＤＤ
Ｒ〔１７：３〕から得られる。このアドレスはキャッシ
ュエントリーを識別するため２次キャッシュで絶対アド
レスとして使用される。キャッシュ制御信号５は、アク
セスするためのメモリチップを選択する３本のチップ選
択信号ＣＳ
〔０〕−〔３〕の一組と、ストローブ信号を
伝送するための４本の１ビット信号線と、進行信号と、
２次キャッシュへの書込みイネーブル信号とを含む４組
の信号からなる。
伝送するための４本の１ビット信号線と、進行信号と、
２次キャッシュへの書込みイネーブル信号とを含む４組
の信号からなる。
【００１９】データバス６は７２ビットのデータを伝達
するデータ線の三つのグループからなる。第１のグルー
プはキャッシュタグデータＴ〔５：０〕の６ビットを伝
達する。第２のグループはパリティＰ〔１：０〕の２ビ
ットを伝達する。第３のグループはキャッシュデータＤ
〔６３：０〕の６４ビットを伝達する。キャッシュタグ
データ線は、マイクロプロセッサ２と２次キャッシュ３
とによって排他的に使用される。
するデータ線の三つのグループからなる。第１のグルー
プはキャッシュタグデータＴ〔５：０〕の６ビットを伝
達する。第２のグループはパリティＰ〔１：０〕の２ビ
ットを伝達する。第３のグループはキャッシュデータＤ
〔６３：０〕の６４ビットを伝達する。キャッシュタグ
データ線は、マイクロプロセッサ２と２次キャッシュ３
とによって排他的に使用される。
【００２０】図３乃至５には２次キャッシュ３の３通り
の構成の概略図が示されている。２次キャッシュ３は、
例えば、図３の２５６ＫＢ（キロバイト）キャッシュ、
図４の５１２ＫＢキャッシュ、又は、図５の１ＭＢ（メ
ガバイト）キャッシュを含むあらゆる数の記憶容量で構
成することが可能であり、これにより、記憶容量は使用
されるメモリチップの数で決まる。２５６ＫＢの構成は
１対のメモリチップ（２０ａ及び２０ｂ）を使用する。
５１２ＫＢの構成は２対のメモリチップ（２０ａ及び２
０ｂと、２８ａ及び２８ｂ）を使用する。１ＭＢの構成
は、４対のメモリチップ（２０ａ及び２０ｂと、２８ａ
及び２８ｂと、２９ａ及び２９ｂと、３０ａ及び３０
ｂ）を使用する。
の構成の概略図が示されている。２次キャッシュ３は、
例えば、図３の２５６ＫＢ（キロバイト）キャッシュ、
図４の５１２ＫＢキャッシュ、又は、図５の１ＭＢ（メ
ガバイト）キャッシュを含むあらゆる数の記憶容量で構
成することが可能であり、これにより、記憶容量は使用
されるメモリチップの数で決まる。２５６ＫＢの構成は
１対のメモリチップ（２０ａ及び２０ｂ）を使用する。
５１２ＫＢの構成は２対のメモリチップ（２０ａ及び２
０ｂと、２８ａ及び２８ｂ）を使用する。１ＭＢの構成
は、４対のメモリチップ（２０ａ及び２０ｂと、２８ａ
及び２８ｂと、２９ａ及び２９ｂと、３０ａ及び３０
ｂ）を使用する。
【００２１】図２に示されたチップ選択信号ＣＳ
〔０〕
−〔３〕は、所望のメモリチップの対を選択するため使
用され、これにより、ＣＳ
−〔３〕は、所望のメモリチップの対を選択するため使
用され、これにより、ＣＳ
〔０〕にアサートされた信号
はチップ対２０ａ及び２０ｂを選択し、ＣＳ〔１〕はチ
ップ対２８ａ及び２８ｂを選択し、ＣＳ〔２〕はチップ
対２９ａ及び２９ｂを選択し、ＣＳ〔３〕はチップ対３
０ａ及び３０ｂを選択する。
はチップ対２０ａ及び２０ｂを選択し、ＣＳ〔１〕はチ
ップ対２８ａ及び２８ｂを選択し、ＣＳ〔２〕はチップ
対２９ａ及び２９ｂを選択し、ＣＳ〔３〕はチップ対３
０ａ及び３０ｂを選択する。
【００２２】本発明の一実施例によれば、各メモリチッ
プは、３６ビットのデータの３２ＫＢのＳＲＡＭチップ
により構成される。ＳＲＡＭチップの一例は、富士通製
の３２Ｋ × ３６ ＭＢ８２ＶＰ０３６形のＳＲＡＭ
メモリチップである。以下の説明は２５６ＫＢの構成だ
けに基づいているが、５１２ＫＢ及び１ＭＢの構成にも
同様に適用される。
プは、３６ビットのデータの３２ＫＢのＳＲＡＭチップ
により構成される。ＳＲＡＭチップの一例は、富士通製
の３２Ｋ × ３６ ＭＢ８２ＶＰ０３６形のＳＲＡＭ
メモリチップである。以下の説明は２５６ＫＢの構成だ
けに基づいているが、５１２ＫＢ及び１ＭＢの構成にも
同様に適用される。
【００２３】図３には１対のメモリチップ２０ａ及び２
０ｂからなる２５６ＫＢキャッシュとして構成された２
次メモリが示されている。各メモリチップは、３２，７
６８個の３６ビットの個別にアドレス指定可能なエント
リーからなる単一キャッシュアレイ構造をなす。各３６
ビットのエントリーは、３２ビット（又は４バイト）の
データと、１パリティビットと、３ビットのキャッシュ
タグデータを含む。キャッシュエントリーは、常に対の
形で取り出されるので、７２ビットの各対がキャッシュ
エントリーとして参照される。キャッシュラインは、３
２バイトのアドレス境界から始まる４個の連続的に格納
されたキャッシュエントリーからなり、かつ、３２バイ
トのデータ（１キャッシュエントリー当たり８バイト
× １キャッシュライン当たり４エントリー）を含む。
０ｂからなる２５６ＫＢキャッシュとして構成された２
次メモリが示されている。各メモリチップは、３２，７
６８個の３６ビットの個別にアドレス指定可能なエント
リーからなる単一キャッシュアレイ構造をなす。各３６
ビットのエントリーは、３２ビット（又は４バイト）の
データと、１パリティビットと、３ビットのキャッシュ
タグデータを含む。キャッシュエントリーは、常に対の
形で取り出されるので、７２ビットの各対がキャッシュ
エントリーとして参照される。キャッシュラインは、３
２バイトのアドレス境界から始まる４個の連続的に格納
されたキャッシュエントリーからなり、かつ、３２バイ
トのデータ（１キャッシュエントリー当たり８バイト
× １キャッシュライン当たり４エントリー）を含む。
【００２４】従来技術の場合、典型的に、少なくとも一
つのキャッシュアレイ構造は、階層化された記憶項目
（データ）と、対応するパリティビットとを格納するた
め使用され、少なくとも一つのキャッシュアレイ構造が
キャッシュタグを格納するため使用される。しかし、本
発明によれば、少なくとも一つのデータキャッシュアレ
イ構造内の余分な場所はキャッシュタグを格納するため
使用されるので、キャッシュタグを別の専用の構造に格
納する必要は取り除かれる。
つのキャッシュアレイ構造は、階層化された記憶項目
（データ）と、対応するパリティビットとを格納するた
め使用され、少なくとも一つのキャッシュアレイ構造が
キャッシュタグを格納するため使用される。しかし、本
発明によれば、少なくとも一つのデータキャッシュアレ
イ構造内の余分な場所はキャッシュタグを格納するため
使用されるので、キャッシュタグを別の専用の構造に格
納する必要は取り除かれる。
【００２５】各単一キャッシュアレイ構造は、キャッシ
ュデータと、パリティビットと、キャッシュタグを格納
する３列に論理的に分割される。図３において、キャッ
シュタグは、メモリチップ２０ａ及び２０ｂの夫々の列
２１ａ及び２１ｂに格納されている。同様に、パリティ
ビットは列２２ａ及び２２ｂに格納され、キャッシュデ
ータは列２３ａ及び２３ｂに格納される。
ュデータと、パリティビットと、キャッシュタグを格納
する３列に論理的に分割される。図３において、キャッ
シュタグは、メモリチップ２０ａ及び２０ｂの夫々の列
２１ａ及び２１ｂに格納されている。同様に、パリティ
ビットは列２２ａ及び２２ｂに格納され、キャッシュデ
ータは列２３ａ及び２３ｂに格納される。
【００２６】７２ビットのデータは、１回のアクセスに
つき２次キャッシュメモリとマイクロプロセッサの間で
伝送される。データバス６は２次キャッシュ３の内部デ
ータバス２４に接続する。内部データバスは、キャッシ
ュタグセグメントバス２５ａ及び２５ｂと、パリティセ
グメントバス２６ａ及び２６ｂと、キャッシュデータセ
グメントバス２７ａ及び２７ｂを用いて３ビットのキャ
ッシュデータと、１ビットのパリティと、３２ビットの
キャッシュデータを得るため、各キャッシュアレイ構造
で枝分かれする。
つき２次キャッシュメモリとマイクロプロセッサの間で
伝送される。データバス６は２次キャッシュ３の内部デ
ータバス２４に接続する。内部データバスは、キャッシ
ュタグセグメントバス２５ａ及び２５ｂと、パリティセ
グメントバス２６ａ及び２６ｂと、キャッシュデータセ
グメントバス２７ａ及び２７ｂを用いて３ビットのキャ
ッシュデータと、１ビットのパリティと、３２ビットの
キャッシュデータを得るため、各キャッシュアレイ構造
で枝分かれする。
【００２７】図６には２次キャッシュの２５６ＫＢ構成
で使用される内部バスの配線図が示されている。同様の
内部バスは２次キャッシュの５１２ＫＢ又は１ＭＢの構
成で使用される。マイクロプロセッサと２次キャッシュ
の間でキャッシュタグデータを伝達する６本の線のグル
ープは主メモリには延在しないにも係わらず、データバ
ス６と内部データバス２４は同一データを伝達する。キ
ャッシュタグセグメントバス２５ａ及び２５ｂは、キャ
ッシュタグを二つの３ビットセグメントのＴ〔２：０〕
とＴ〔５：３〕に分割する。パリティビットセグメント
バス２６ａ及び２６ｂは、パリティビットを二つの１ビ
ットセグメントのＰ
で使用される内部バスの配線図が示されている。同様の
内部バスは２次キャッシュの５１２ＫＢ又は１ＭＢの構
成で使用される。マイクロプロセッサと２次キャッシュ
の間でキャッシュタグデータを伝達する６本の線のグル
ープは主メモリには延在しないにも係わらず、データバ
ス６と内部データバス２４は同一データを伝達する。キ
ャッシュタグセグメントバス２５ａ及び２５ｂは、キャ
ッシュタグを二つの３ビットセグメントのＴ〔２：０〕
とＴ〔５：３〕に分割する。パリティビットセグメント
バス２６ａ及び２６ｂは、パリティビットを二つの１ビ
ットセグメントのＰ
〔０〕とＰ〔１〕に分割する。キャ
ッシュデータセグメントバス２７ａ及び２７ｂは、キャ
ッシュデータを二つの３２ビットセグメントのＤ〔３
１：０〕とＤ〔６４：３２〕に分割する。
ッシュデータセグメントバス２７ａ及び２７ｂは、キャ
ッシュデータを二つの３２ビットセグメントのＤ〔３
１：０〕とＤ〔６４：３２〕に分割する。
【００２８】２次キャッシュ内の４個の連続的なキャッ
シュエントリーの４回の連続的な読出しには、一本のキ
ャッシュラインを読むことが要求される。しかし、完全
なキャッシュタグは、キャッシュラインを構成する４個
のキャッシュエントリーの中の２個のキャッシュエント
リーだけに格納することが可能である。図７にはキャッ
シュタグの構成図が示されている。キャッシュタグは、
三つのフィールドを含む１２ビット長からなる。ビット
０乃至９よりなる物理アドレスフィールドは、上記キャ
ッシュラインに格納された階層化された記憶項目の物理
アドレスの上位１０ビットを含む。ビット１０によって
構成される有効ビットフィールドＶは、キャッシュライ
ンに有効データが含まれているかどうかを示す。ビット
１１からなるパリティビットフィールドＰは、２次キャ
ッシュタグのパリティ検査のため使用される。動作中、
キャッシュタグ有効ビットがクリアされている場合、キ
ャッシュタグパリティビットは検査されない。更に、キ
ャッシュタグのパリティエラーにより２次キャッシュの
ミスが発生し、キャッシュタグのパリティエラーはシス
テムソフトウェアでは分からない。
シュエントリーの４回の連続的な読出しには、一本のキ
ャッシュラインを読むことが要求される。しかし、完全
なキャッシュタグは、キャッシュラインを構成する４個
のキャッシュエントリーの中の２個のキャッシュエント
リーだけに格納することが可能である。図７にはキャッ
シュタグの構成図が示されている。キャッシュタグは、
三つのフィールドを含む１２ビット長からなる。ビット
０乃至９よりなる物理アドレスフィールドは、上記キャ
ッシュラインに格納された階層化された記憶項目の物理
アドレスの上位１０ビットを含む。ビット１０によって
構成される有効ビットフィールドＶは、キャッシュライ
ンに有効データが含まれているかどうかを示す。ビット
１１からなるパリティビットフィールドＰは、２次キャ
ッシュタグのパリティ検査のため使用される。動作中、
キャッシュタグ有効ビットがクリアされている場合、キ
ャッシュタグパリティビットは検査されない。更に、キ
ャッシュタグのパリティエラーにより２次キャッシュの
ミスが発生し、キャッシュタグのパリティエラーはシス
テムソフトウェアでは分からない。
【００２９】２次キャッシュタグは四つの３ビットセグ
メント内の二つの連続的なキャッシュエントリーに格納
されている。図８にはキャッシュタグセグメントの記憶
スキームの概略が示されている。キャッシュラインは４
個のキャッシュエントリーからなり、４個のキャッシュ
エントリーの中の２個だけがキャッシュタグを格納する
ため必要とされるので、キャッシュタグを冗長的に格納
し、キャッシュヒット又はキャッシュミスの初期検出を
行なうため使用できる利点がある。
メント内の二つの連続的なキャッシュエントリーに格納
されている。図８にはキャッシュタグセグメントの記憶
スキームの概略が示されている。キャッシュラインは４
個のキャッシュエントリーからなり、４個のキャッシュ
エントリーの中の２個だけがキャッシュタグを格納する
ため必要とされるので、キャッシュタグを冗長的に格納
し、キャッシュヒット又はキャッシュミスの初期検出を
行なうため使用できる利点がある。
【００３０】キャッシュタグを２回格納することによ
り、キャッシュラインを構成する４個のキャッシュエン
トリーの中の二つだけがマイクロプロセッサによって受
け取られた後に、キャッシュヒット又はキャッシュミス
を検出することが可能である。キャッシュヒットは初期
に検出されるので、ラップアラウンドの特徴（以下に説
明する）を使用して、２次キャッシュは、更なる遅延を
受けることなく即座に利用可能になる連続的なキャッシ
ュエントリーを送出し続ける。逆に、キャッシュミスは
既に受信されたデータの取消を要求するだけである。
り、キャッシュラインを構成する４個のキャッシュエン
トリーの中の二つだけがマイクロプロセッサによって受
け取られた後に、キャッシュヒット又はキャッシュミス
を検出することが可能である。キャッシュヒットは初期
に検出されるので、ラップアラウンドの特徴（以下に説
明する）を使用して、２次キャッシュは、更なる遅延を
受けることなく即座に利用可能になる連続的なキャッシ
ュエントリーを送出し続ける。逆に、キャッシュミスは
既に受信されたデータの取消を要求するだけである。
【００３１】本発明の一実施例において、マイクロプロ
セッサは、多段の命令パイプライン（図示しない）と共
に実行ユニット（図示しない）を有する。好ましくは、
マイクロプロセッサは、データと共にロードされ、概念
的なパイプで同時に実行されるプログラム命令の重複を
使用する命令の同時又は並列処理を行なうパイプライン
プロセッサである。キャッシュラインを構成する最初の
二つのキャッシュエントリーは、キャッシュヒット又は
キャッシュミスが発生したかどうかが分かる前に読まれ
る。それにも係わらず、上記エントリーの両方のデータ
は、受取と同時に即座に実行ユニットに進められ、命令
パイプラインの中に置かれる。１クロックサイクル当た
り一つのキャッシュエントリーが受けられる。同様に、
パイプライン中の１段は、１クロックサイクルで実行さ
れる。かくして、最初の二つのエントリーからのデータ
は、キャッシュヒット又はキャッシュミスが検出された
とき、命令パイプラインの中を２段進められている。キ
ャッシュミスが発生したとき、マイクロプロセッサはデ
ータを取り消し、実行ユニットによって使用される前に
パイプラインから実際に取り除く。キャッシュヒットが
発生した場合、データはパイプライン中で２段の深さに
あり、２クロックサイクルが節約される利点がある。
セッサは、多段の命令パイプライン（図示しない）と共
に実行ユニット（図示しない）を有する。好ましくは、
マイクロプロセッサは、データと共にロードされ、概念
的なパイプで同時に実行されるプログラム命令の重複を
使用する命令の同時又は並列処理を行なうパイプライン
プロセッサである。キャッシュラインを構成する最初の
二つのキャッシュエントリーは、キャッシュヒット又は
キャッシュミスが発生したかどうかが分かる前に読まれ
る。それにも係わらず、上記エントリーの両方のデータ
は、受取と同時に即座に実行ユニットに進められ、命令
パイプラインの中に置かれる。１クロックサイクル当た
り一つのキャッシュエントリーが受けられる。同様に、
パイプライン中の１段は、１クロックサイクルで実行さ
れる。かくして、最初の二つのエントリーからのデータ
は、キャッシュヒット又はキャッシュミスが検出された
とき、命令パイプラインの中を２段進められている。キ
ャッシュミスが発生したとき、マイクロプロセッサはデ
ータを取り消し、実行ユニットによって使用される前に
パイプラインから実際に取り除く。キャッシュヒットが
発生した場合、データはパイプライン中で２段の深さに
あり、２クロックサイクルが節約される利点がある。
【００３２】より一般的に言うと、パイプライン化され
た実行ユニットを有するマイクロプロセッサに適用可能
なだけではなく、キャッシュタグの冗長な格納によっ
て、マイクロプロセッサは、完全なキャッシュラインが
受け取られたときキャッシュヒット又はキャッシュミス
が発生したかどうかを判定することができる。２次キャ
ッシュメモリはラップアラウンドの特徴を利用し、これ
によって、一つのキャッシュエントリーは連続的な各ク
ロックサイクルで出力される。もう一度図２を参照する
と、ストローブ制御信号でローレベルをアサートするこ
とにより、キャッシュエントリーアドレスがキャッシュ
アドレスバス４上でアサートされたことが示されてい
る。応答として、２次キャッシュはアドレスバス４上で
アサートされたアドレスに格納されたキャッシュエント
リーを送出する。進行制御信号上で同様にローレベルが
アサートされている場合、２次キャッシュは、１クロッ
ク当たり１エントリーで、２次キャッシュ内の連続的な
記憶場所にあるキャッシュエントリーを送り続ける。２
次キャッシュは、キャッシュラインを構成する４個のキ
ャッシュエントリーが送られる前にキャッシュラインの
最後に達したとき、キャッシュをキャッシュラインの先
頭にラップアラウンドさせるモジュロー４のカウンタを
使用する。ラップアラウンドの特徴を使用することによ
り、マイクロプロセッサは、完全な４−エントリーのキ
ャッシュラインの３２バイト境界に対応する必要がない
一つのキャッシュエントリーアドレスをアサートするだ
けでよい。
た実行ユニットを有するマイクロプロセッサに適用可能
なだけではなく、キャッシュタグの冗長な格納によっ
て、マイクロプロセッサは、完全なキャッシュラインが
受け取られたときキャッシュヒット又はキャッシュミス
が発生したかどうかを判定することができる。２次キャ
ッシュメモリはラップアラウンドの特徴を利用し、これ
によって、一つのキャッシュエントリーは連続的な各ク
ロックサイクルで出力される。もう一度図２を参照する
と、ストローブ制御信号でローレベルをアサートするこ
とにより、キャッシュエントリーアドレスがキャッシュ
アドレスバス４上でアサートされたことが示されてい
る。応答として、２次キャッシュはアドレスバス４上で
アサートされたアドレスに格納されたキャッシュエント
リーを送出する。進行制御信号上で同様にローレベルが
アサートされている場合、２次キャッシュは、１クロッ
ク当たり１エントリーで、２次キャッシュ内の連続的な
記憶場所にあるキャッシュエントリーを送り続ける。２
次キャッシュは、キャッシュラインを構成する４個のキ
ャッシュエントリーが送られる前にキャッシュラインの
最後に達したとき、キャッシュをキャッシュラインの先
頭にラップアラウンドさせるモジュロー４のカウンタを
使用する。ラップアラウンドの特徴を使用することによ
り、マイクロプロセッサは、完全な４−エントリーのキ
ャッシュラインの３２バイト境界に対応する必要がない
一つのキャッシュエントリーアドレスをアサートするだ
けでよい。
【００３３】図９には、キャッシュヒット又はキャッシ
ュミスの検出回路を表わす論理図が示されている。上記
回路の目的は、連続的なクロックサイクルで受けられた
キャッシュエントリーに関してキャッシュタグの上側と
下側のセグメントを比較することによりキャッシュヒッ
ト又はキャッシュミスを検出することである。最初に、
キャッシュタグの一方の半分が比較され、その結果が格
納される。次のクロックサイクル中に、キャッシュタグ
のもう一方の半分が比較され、上側及び下側の両方のセ
グメントが一致する結果を有するかどうかを判定するた
め、その結果と前の比較の結果が併せて比較される。上
側及び下側の両方のセグメントが一致する結果を有する
ならば、キャッシュヒットが発生している。上側及び下
側の両方のセグメントが一致しない場合、キャッシュミ
スが発生している。
ュミスの検出回路を表わす論理図が示されている。上記
回路の目的は、連続的なクロックサイクルで受けられた
キャッシュエントリーに関してキャッシュタグの上側と
下側のセグメントを比較することによりキャッシュヒッ
ト又はキャッシュミスを検出することである。最初に、
キャッシュタグの一方の半分が比較され、その結果が格
納される。次のクロックサイクル中に、キャッシュタグ
のもう一方の半分が比較され、上側及び下側の両方のセ
グメントが一致する結果を有するかどうかを判定するた
め、その結果と前の比較の結果が併せて比較される。上
側及び下側の両方のセグメントが一致する結果を有する
ならば、キャッシュヒットが発生している。上側及び下
側の両方のセグメントが一致しない場合、キャッシュミ
スが発生している。
【００３４】上記回路はマイクロプロセッサの内側にあ
る。キャッシュタグの物理アドレスフィールドには、キ
ャッシュラインに格納された階層化された記憶項目の物
理アドレスの上位１０ビットが含まれている点に注意す
る必要がある。各キャッシュタグは、二つの連続的なキ
ャッシュエントリーに格納されているので、２次キャッ
シュメモリからデータバスを介して二つの６ビットセグ
メントＴ〔５：０〕に受け取られる。２次キャッシュか
ら受けられたような各セグメントは、内部キャッシュタ
グバス８０に沿って一時記憶装置用のレジスタ８１に進
められる。要求された記憶項目の上位１０ビットＰＡ
〔２７：１８〕は、内部物理アドレスバス８２上でアサ
ートされ、内部バス８３及び８４で夫々アサートされた
下位５ビットのＰＡ〔２２：１８〕及び上位５ビットの
ＰＡ〔２７：２３〕の二つの５ビットセグメントに分割
される。
る。キャッシュタグの物理アドレスフィールドには、キ
ャッシュラインに格納された階層化された記憶項目の物
理アドレスの上位１０ビットが含まれている点に注意す
る必要がある。各キャッシュタグは、二つの連続的なキ
ャッシュエントリーに格納されているので、２次キャッ
シュメモリからデータバスを介して二つの６ビットセグ
メントＴ〔５：０〕に受け取られる。２次キャッシュか
ら受けられたような各セグメントは、内部キャッシュタ
グバス８０に沿って一時記憶装置用のレジスタ８１に進
められる。要求された記憶項目の上位１０ビットＰＡ
〔２７：１８〕は、内部物理アドレスバス８２上でアサ
ートされ、内部バス８３及び８４で夫々アサートされた
下位５ビットのＰＡ〔２２：１８〕及び上位５ビットの
ＰＡ〔２７：２３〕の二つの５ビットセグメントに分割
される。
【００３５】レジスタ８１に格納されたキャッシュタグ
セグメントは、排他的否定論理和（ＸＮＯＲ）論理ゲー
ト８５及び８６を用いて両方の５ビット物理アドレスセ
グメントと比較される。ＸＮＯＲ演算から得られた結果
は、上側又は下側の何れが比較されているかに基づいて
適当な結果を選択するためマルチプレクサ８７を用いて
選択される。ＳＥＬ＿ＬＯＷ＿ＴＡＧ信号は、上側又は
下側のキャッシュタグセグメントの比較結果を選択する
ためマルチプレクサ８７への入力として制御信号８８で
アサートされる。
セグメントは、排他的否定論理和（ＸＮＯＲ）論理ゲー
ト８５及び８６を用いて両方の５ビット物理アドレスセ
グメントと比較される。ＸＮＯＲ演算から得られた結果
は、上側又は下側の何れが比較されているかに基づいて
適当な結果を選択するためマルチプレクサ８７を用いて
選択される。ＳＥＬ＿ＬＯＷ＿ＴＡＧ信号は、上側又は
下側のキャッシュタグセグメントの比較結果を選択する
ためマルチプレクサ８７への入力として制御信号８８で
アサートされる。
【００３６】マルチプレクサ８７からの結果は、共にレ
ジスタ８９に格納され、ＡＮＤ論理ゲート９０に進めら
れる。レジスタ８９は前のクロックサイクルで判定され
た比較演算の結果を含み、次の連続的なクロックサイク
ルがＩＯ＿ＣＬＫ信号９７上でアサートされたとき、Ａ
ＮＤ論理ゲートに進められる。現在のタグセグメントの
ヒットは線９０に沿って示される。前のタグセグメント
のヒットは線９１にそって示される。両方の線にアサー
トされた値は、線９３でキャッシュヒット又はキャッシ
ュミスを示す信号をアサートするＡＮＤ論理ゲート９２
によって比較される。キャッシュミスが発生し、取消イ
ネーブル信号（ＥＮＢ＿ＣＡＮＣＥＬ）が線９４にアサ
ートされた場合、ＡＮＤ論理ゲート９５は線９６上に取
消信号をアサートし、これにより、前のクロックサイク
ル中に実行ユニットに既に送られたデータ準備完了（Ｄ
ＡＴＡ＿ＲＤＹ）信号を取り消す。上記取消によって、
例えば、命令パイプライン中の記憶項目が取り消され
る。
ジスタ８９に格納され、ＡＮＤ論理ゲート９０に進めら
れる。レジスタ８９は前のクロックサイクルで判定され
た比較演算の結果を含み、次の連続的なクロックサイク
ルがＩＯ＿ＣＬＫ信号９７上でアサートされたとき、Ａ
ＮＤ論理ゲートに進められる。現在のタグセグメントの
ヒットは線９０に沿って示される。前のタグセグメント
のヒットは線９１にそって示される。両方の線にアサー
トされた値は、線９３でキャッシュヒット又はキャッシ
ュミスを示す信号をアサートするＡＮＤ論理ゲート９２
によって比較される。キャッシュミスが発生し、取消イ
ネーブル信号（ＥＮＢ＿ＣＡＮＣＥＬ）が線９４にアサ
ートされた場合、ＡＮＤ論理ゲート９５は線９６上に取
消信号をアサートし、これにより、前のクロックサイク
ル中に実行ユニットに既に送られたデータ準備完了（Ｄ
ＡＴＡ＿ＲＤＹ）信号を取り消す。上記取消によって、
例えば、命令パイプライン中の記憶項目が取り消され
る。
【００３７】図１０には、キャッシュエントリーパリテ
ィ検査回路を表わす論理図が示されている。この回路の
目的は、キャッシュエントリーを構成する何れかの３６
ビットセグメントに関しパリティエラーが発生したかど
うかを判定することである。上記回路はマイクロプロセ
ッサの内部にある。パリティエラーがない場合を想定す
ると、内部ＤＡＴＡ＿ＲＤＹ信号がアサートされ、これ
により、２次キャッシュからの有効データの存在が示さ
れる。２次キャッシュからデータバス６を介して受けら
れた６４ビットのキャッシュデータ及び二つのパリティ
ビットは、二つの３２ビットセグメントのＤ〔６３：３
２〕及びＤ〔３１：０〕と、２個の別個のパリティビッ
トＰ〔１〕及びＰ
ィ検査回路を表わす論理図が示されている。この回路の
目的は、キャッシュエントリーを構成する何れかの３６
ビットセグメントに関しパリティエラーが発生したかど
うかを判定することである。上記回路はマイクロプロセ
ッサの内部にある。パリティエラーがない場合を想定す
ると、内部ＤＡＴＡ＿ＲＤＹ信号がアサートされ、これ
により、２次キャッシュからの有効データの存在が示さ
れる。２次キャッシュからデータバス６を介して受けら
れた６４ビットのキャッシュデータ及び二つのパリティ
ビットは、二つの３２ビットセグメントのＤ〔６３：３
２〕及びＤ〔３１：０〕と、２個の別個のパリティビッ
トＰ〔１〕及びＰ
〔０〕とに分割される。キャッシュデ
ータセグメントは、内部キャッシュデータバス１００及
び１０１でアサートされ、パリティビットはバス１０２
及び１０３に沿ってアサートされる。キャッシュデータ
は、キャッシュデータセグメントのパリティを定めるた
めＸＯＲ論理ゲート１０４及び１０５に入力される。次
いで、その結果は、ＸＯＲ論理ゲート１０６及び１０７
を用いて上記セグメントに関しパリティビットと比較さ
れる。その結果はＯＲ論理ゲート１０８によって比較さ
れ、レジスタ１０９に格納される。レジスタは、ＣＰＵ
＿ＣＬＫ信号１１０上でアサートされるような次のクロ
ックサイクルに上記結果を先に進める。準備完了信号イ
ネーブル（ＥＮＢ＿ＲＥＡＤＹ）がアサートされ、ＡＮ
Ｄ論理ゲートによって定められたようなパリティエラー
が存在しない場合、データ準備完了（ＤＡＴＡ＿ＲＤ
Ｙ）信号１１２がアサートされ、有効キャッシュエント
リーがパリティエラー無しで受け取られたことを示す。
ータセグメントは、内部キャッシュデータバス１００及
び１０１でアサートされ、パリティビットはバス１０２
及び１０３に沿ってアサートされる。キャッシュデータ
は、キャッシュデータセグメントのパリティを定めるた
めＸＯＲ論理ゲート１０４及び１０５に入力される。次
いで、その結果は、ＸＯＲ論理ゲート１０６及び１０７
を用いて上記セグメントに関しパリティビットと比較さ
れる。その結果はＯＲ論理ゲート１０８によって比較さ
れ、レジスタ１０９に格納される。レジスタは、ＣＰＵ
＿ＣＬＫ信号１１０上でアサートされるような次のクロ
ックサイクルに上記結果を先に進める。準備完了信号イ
ネーブル（ＥＮＢ＿ＲＥＡＤＹ）がアサートされ、ＡＮ
Ｄ論理ゲートによって定められたようなパリティエラー
が存在しない場合、データ準備完了（ＤＡＴＡ＿ＲＤ
Ｙ）信号１１２がアサートされ、有効キャッシュエント
リーがパリティエラー無しで受け取られたことを示す。
【００３８】上記キャッシュメモリ装置は、ライトスル
ー キャッシュ コヒーレンシープロトコルを利用す
る。書込み動作の実行時に、新しいデータが２次キャッ
シュメモリと主メモリとに同時に書き込まれる。全ての
メモリ書込みは上記キャッシュタグを更新する。非ブロ
ック（キャッシュライン以外の）書込みはキャッシュタ
グエントリーを抹消し、一方、ブロック書込みはキャッ
シュタグエントリーを更新する。読出し動作の実行時
に、非ブロック読出しは２次キャッシュメモリを回避
し、一方、ブロック書込みにより２次キャッシュのルッ
クアップが行なわれる。ルックアップの結果がキャッシ
ュミスである場合、対応する主メモリのデータは、利用
可能なときに２次キャッシュに書き込まれ、これに従っ
てキャッシュタグが更新される。
ー キャッシュ コヒーレンシープロトコルを利用す
る。書込み動作の実行時に、新しいデータが２次キャッ
シュメモリと主メモリとに同時に書き込まれる。全ての
メモリ書込みは上記キャッシュタグを更新する。非ブロ
ック（キャッシュライン以外の）書込みはキャッシュタ
グエントリーを抹消し、一方、ブロック書込みはキャッ
シュタグエントリーを更新する。読出し動作の実行時
に、非ブロック読出しは２次キャッシュメモリを回避
し、一方、ブロック書込みにより２次キャッシュのルッ
クアップが行なわれる。ルックアップの結果がキャッシ
ュミスである場合、対応する主メモリのデータは、利用
可能なときに２次キャッシュに書き込まれ、これに従っ
てキャッシュタグが更新される。
【００３９】２次キャッシュの階層化された記憶項目
は、マイクロプロセッサ２内の受取時にパリティエラー
が検査される。パリティエラーが最初の二つのデータエ
ントリーに生じた場合、パリティエラーはキャッシュミ
スと同様に処理され、既に読まれたデータは取り消さ
れ、キャッシュタグは更新される。パリティエラーが最
後の二つのキャッシュデータエントリーに生じた場合、
パリティエラーによってパリティエラーが通知される。
外部主メモリのブロック読出しのパリティエラーは、２
次キャッシュミスがあるならば、指定された２次キャッ
シュラインを抹消する。
は、マイクロプロセッサ２内の受取時にパリティエラー
が検査される。パリティエラーが最初の二つのデータエ
ントリーに生じた場合、パリティエラーはキャッシュミ
スと同様に処理され、既に読まれたデータは取り消さ
れ、キャッシュタグは更新される。パリティエラーが最
後の二つのキャッシュデータエントリーに生じた場合、
パリティエラーによってパリティエラーが通知される。
外部主メモリのブロック読出しのパリティエラーは、２
次キャッシュミスがあるならば、指定された２次キャッ
シュラインを抹消する。
【００４０】図１１には、書込み動作用のキャッシュ
コヒーレンシー プロトコルのフローチャートが示され
ている。書込みがブロック書込みを試みる場合（ステッ
プ４０）、キャッシュは、キャッシュラインとそのタグ
を置き換えることにより更新される（ステップ４１）。
ブロック書込み以外の場合、非ブロック書込みが行なわ
れるならば、キャッシュラインは、４回の連続的なキャ
ッシュエントリーの書込みでキャッシュタグを無効化、
又は、ヌル値に設定することにより抹消される。
コヒーレンシー プロトコルのフローチャートが示され
ている。書込みがブロック書込みを試みる場合（ステッ
プ４０）、キャッシュは、キャッシュラインとそのタグ
を置き換えることにより更新される（ステップ４１）。
ブロック書込み以外の場合、非ブロック書込みが行なわ
れるならば、キャッシュラインは、４回の連続的なキャ
ッシュエントリーの書込みでキャッシュタグを無効化、
又は、ヌル値に設定することにより抹消される。
【００４１】図１２には、読出し動作用のキャッシュ
コヒーレンシー プロトコルのフローチャートが示され
ている。非ブロック読出しが行なわれる場合（ステップ
５０）、２次キャッシュメモリは回避され、データは主
メモリから直接読まれる（ステップ５１）。非ブロック
読出し以外の場合、２次キャッシュのルックアップが行
なわれる。最初のキャッシュエントリーが読まれ（ステ
ップ５２）、データパリティエラーが検出された場合
（ステップ５３）、データは取り消され、キャッシュラ
インは、利用可能になったとき主メモリのデータで更新
される（ステップ５４）。データパリティが検出されな
かった場合、２次キャッシュメモリが読まれ（ステップ
５５）、データパリティが検出された場合（ステップ５
６）、データは取り消され、キャッシュラインは、利用
可能になったとき主メモリのデータで更新される（ステ
ップ５７）。
コヒーレンシー プロトコルのフローチャートが示され
ている。非ブロック読出しが行なわれる場合（ステップ
５０）、２次キャッシュメモリは回避され、データは主
メモリから直接読まれる（ステップ５１）。非ブロック
読出し以外の場合、２次キャッシュのルックアップが行
なわれる。最初のキャッシュエントリーが読まれ（ステ
ップ５２）、データパリティエラーが検出された場合
（ステップ５３）、データは取り消され、キャッシュラ
インは、利用可能になったとき主メモリのデータで更新
される（ステップ５４）。データパリティが検出されな
かった場合、２次キャッシュメモリが読まれ（ステップ
５５）、データパリティが検出された場合（ステップ５
６）、データは取り消され、キャッシュラインは、利用
可能になったとき主メモリのデータで更新される（ステ
ップ５７）。
【００４２】第１又は第２のキャッシュエントリーの何
れにおいてもパリティエラーが発生していない場合を想
定すると、完全なキャッシュタグが受け取られ、ステッ
プ５８から始めるキャッシュヒット又はキャッシュミス
の初期の検出が行なわれる。キャッシュタグの有効ビッ
トが検査され、クリアされている場合（ステップ５
８）、キャッシュラインは取り消される無効データを有
し、キャッシュラインは、利用可能になったとき主メモ
リのデータで更新される（ステップ５９）。クリアされ
ていない場合、キャッシュタグパリティビットが検査さ
れ、パリティエラーが検出された場合（ステップ６
０）、パリティエラーが通知され、キャッシュラインは
抹消される（ステップ６１）。パリティエラーは検出さ
れなかった場合、キャッシュタグが検査され、キャッシ
ュミスが検出された場合（ステップ６２）、データは取
り消され、キャッシュラインは、利用可能になったとき
主メモリのデータで更新される（ステップ６３）。キャ
ッシュヒットが検出された場合を想定すると、第３及び
第４のキャッシュエントリーが読まれる（ステップ６４
及びステップ６７）。データパリティエラーが何れかの
キャッシュエントリーに関し検出された場合（ステップ
６５及び６８）、パリティエラーが通知され、キャッシ
ュラインは抹消される（ステップ６６及び６９）。デー
タパリティエラーが発生しなかった場合、２次キャッシ
ュのルックアップは成功する。
れにおいてもパリティエラーが発生していない場合を想
定すると、完全なキャッシュタグが受け取られ、ステッ
プ５８から始めるキャッシュヒット又はキャッシュミス
の初期の検出が行なわれる。キャッシュタグの有効ビッ
トが検査され、クリアされている場合（ステップ５
８）、キャッシュラインは取り消される無効データを有
し、キャッシュラインは、利用可能になったとき主メモ
リのデータで更新される（ステップ５９）。クリアされ
ていない場合、キャッシュタグパリティビットが検査さ
れ、パリティエラーが検出された場合（ステップ６
０）、パリティエラーが通知され、キャッシュラインは
抹消される（ステップ６１）。パリティエラーは検出さ
れなかった場合、キャッシュタグが検査され、キャッシ
ュミスが検出された場合（ステップ６２）、データは取
り消され、キャッシュラインは、利用可能になったとき
主メモリのデータで更新される（ステップ６３）。キャ
ッシュヒットが検出された場合を想定すると、第３及び
第４のキャッシュエントリーが読まれる（ステップ６４
及びステップ６７）。データパリティエラーが何れかの
キャッシュエントリーに関し検出された場合（ステップ
６５及び６８）、パリティエラーが通知され、キャッシ
ュラインは抹消される（ステップ６６及び６９）。デー
タパリティエラーが発生しなかった場合、２次キャッシ
ュのルックアップは成功する。
【００４３】図１３には、２次キャッシュのヒットを表
わすタイミングチャートが示されている。読出し要求は
時点Ｔ0 で行なわれる。２次キャッシュのストローブ制
御信号と、キャッシュラインのアドレスは、時点Ｔ1 で
アサートされる。時点Ｔ2 で２次キャッシュは読出し動
作を開始し、マイクロプロセッサは順次のキャッシュエ
ントリーのルックアップを示す進行制御信号をアサート
する。２次キャッシュは、時点Ｔ3 で第１のキャッシュ
エントリーを送り始める。マイクロプロセッサは、第１
のキャッシュエントリーを受け、内部的にその受取を示
すハイレベルの推測的な読出し準備完了（ＳＣ Ｒｅａ
ｄ Ｒｅａｄｙ）信号をアサートし、一方、２次キャッ
シュは、時点Ｔ4 で第２のキャッシュエントリーを送り
始める。キャッシュタグのもう一方の半分を含む第２の
キャッシュエントリーは、時点Ｔ 5 で受けられ、キャッ
シュヒットの初期検出が時点Ｔ5 で行なわれる。キャッ
シュラインを構成する残りの二つのキャッシュエントリ
ーは、時点Ｔ6 及びＴ7 で受けられる。
わすタイミングチャートが示されている。読出し要求は
時点Ｔ0 で行なわれる。２次キャッシュのストローブ制
御信号と、キャッシュラインのアドレスは、時点Ｔ1 で
アサートされる。時点Ｔ2 で２次キャッシュは読出し動
作を開始し、マイクロプロセッサは順次のキャッシュエ
ントリーのルックアップを示す進行制御信号をアサート
する。２次キャッシュは、時点Ｔ3 で第１のキャッシュ
エントリーを送り始める。マイクロプロセッサは、第１
のキャッシュエントリーを受け、内部的にその受取を示
すハイレベルの推測的な読出し準備完了（ＳＣ Ｒｅａ
ｄ Ｒｅａｄｙ）信号をアサートし、一方、２次キャッ
シュは、時点Ｔ4 で第２のキャッシュエントリーを送り
始める。キャッシュタグのもう一方の半分を含む第２の
キャッシュエントリーは、時点Ｔ 5 で受けられ、キャッ
シュヒットの初期検出が時点Ｔ5 で行なわれる。キャッ
シュラインを構成する残りの二つのキャッシュエントリ
ーは、時点Ｔ6 及びＴ7 で受けられる。
【００４４】図１４には、２次キャッシュのミスを表わ
すタイミングチャートが示されている。読出し要求は時
点Ｔ0 で行なわれる。２次キャッシュのストローブ制御
信号と、キャッシュラインのアドレスは、時点Ｔ1 でア
サートされる。時点Ｔ2 で２次キャッシュは読出し動作
を開始し、マイクロプロセッサは順次のキャッシュエン
トリーのルックアップを示す進行制御信号をアサートす
る。２次キャッシュは、時点Ｔ3 で第１のキャッシュエ
ントリーを送り始める。マイクロプロセッサは、第１の
キャッシュエントリーを受け、内部的にその受取を示す
ハイレベルの推測的な読出し準備完了信号をアサート
し、一方、２次キャッシュは、時点Ｔ4 で第２のキャッ
シュエントリーを送り始める。キャッシュタグのもう一
方の半分を含む第２のキャッシュエントリーは、時点Ｔ
5 で受けられ、キャッシュミスの初期検出が時点Ｔ5 で
行なわれる。マイクロプロセッサは、キャッシュミスの
検出時に、ローレベルの読出し準備完了信号をアサート
し、ハイレベルの取消信号をアサートする。
すタイミングチャートが示されている。読出し要求は時
点Ｔ0 で行なわれる。２次キャッシュのストローブ制御
信号と、キャッシュラインのアドレスは、時点Ｔ1 でア
サートされる。時点Ｔ2 で２次キャッシュは読出し動作
を開始し、マイクロプロセッサは順次のキャッシュエン
トリーのルックアップを示す進行制御信号をアサートす
る。２次キャッシュは、時点Ｔ3 で第１のキャッシュエ
ントリーを送り始める。マイクロプロセッサは、第１の
キャッシュエントリーを受け、内部的にその受取を示す
ハイレベルの推測的な読出し準備完了信号をアサート
し、一方、２次キャッシュは、時点Ｔ4 で第２のキャッ
シュエントリーを送り始める。キャッシュタグのもう一
方の半分を含む第２のキャッシュエントリーは、時点Ｔ
5 で受けられ、キャッシュミスの初期検出が時点Ｔ5 で
行なわれる。マイクロプロセッサは、キャッシュミスの
検出時に、ローレベルの読出し準備完了信号をアサート
し、ハイレベルの取消信号をアサートする。
【００４５】図１５には、主メモリ読出しを伴う２次キ
ャッシュミスを表わすタイミングチャートが示されてい
る。読出し要求は時点Ｔ0 で行なわれる。キャッシュラ
インのアドレスは時点Ｔ1 でアサートされる。時点Ｔ2
で２次キャッシュは読出し動作を開始し、マイクロプロ
セッサは、順次のキャッシュエントリーのルックアップ
を示す進行制御信号をアサートする。２次キャッシュ
は、時点Ｔ3 で第１のキャッシュエントリーを送り始め
る。マイクロプロセッサは、第１のキャッシュエントリ
ーを受け、内部的にその受取を示すハイレベルの推測的
な読出し準備完了信号をアサートし、一方、２次キャッ
シュは、時点Ｔ4 で第２のキャッシュエントリーを送り
始める。キャッシュタグのもう一方の半分を含む第２の
キャッシュエントリーは、時点Ｔ5 で受けられ、キャッ
シュミスの初期検出が時点Ｔ5 で行なわれる。マイクロ
プロセッサは、キャッシュミスの検出時に、ローレベル
の読出し準備完了信号をアサートし、ハイレベルの取消
信号をアサートする。２次キャッシュラインの内容は、
時点Ｔ23から主メモリより受けられたデータを用いて更
新され、新しいキャッシュエントリーは９クロック周期
毎に受けられる。
ャッシュミスを表わすタイミングチャートが示されてい
る。読出し要求は時点Ｔ0 で行なわれる。キャッシュラ
インのアドレスは時点Ｔ1 でアサートされる。時点Ｔ2
で２次キャッシュは読出し動作を開始し、マイクロプロ
セッサは、順次のキャッシュエントリーのルックアップ
を示す進行制御信号をアサートする。２次キャッシュ
は、時点Ｔ3 で第１のキャッシュエントリーを送り始め
る。マイクロプロセッサは、第１のキャッシュエントリ
ーを受け、内部的にその受取を示すハイレベルの推測的
な読出し準備完了信号をアサートし、一方、２次キャッ
シュは、時点Ｔ4 で第２のキャッシュエントリーを送り
始める。キャッシュタグのもう一方の半分を含む第２の
キャッシュエントリーは、時点Ｔ5 で受けられ、キャッ
シュミスの初期検出が時点Ｔ5 で行なわれる。マイクロ
プロセッサは、キャッシュミスの検出時に、ローレベル
の読出し準備完了信号をアサートし、ハイレベルの取消
信号をアサートする。２次キャッシュラインの内容は、
時点Ｔ23から主メモリより受けられたデータを用いて更
新され、新しいキャッシュエントリーは９クロック周期
毎に受けられる。
【００４６】上記本発明を、特に、その実施例を参照し
て示し、かつ、説明しているが、当業者は、本発明の精
神と範囲から逸れるこなく、形態及び細部の点で上記実
施例の上記及び他の変形をなし得ることが分かる。
て示し、かつ、説明しているが、当業者は、本発明の精
神と範囲から逸れるこなく、形態及び細部の点で上記実
施例の上記及び他の変形をなし得ることが分かる。
【００４７】
【発明の効果】本発明によれば、少なくとも一つのデー
タキャッシュアレイ構造内の余分な場所はキャッシュタ
グを格納するため使用されるので、キャッシュタグを別
の専用の構造に格納する必要は取り除かれる利点があ
る。本発明によれば、２次キャッシュが用いられるの
で、使用するメモリチップの数で記憶容量を決めること
ができる利点が得られる。
タキャッシュアレイ構造内の余分な場所はキャッシュタ
グを格納するため使用されるので、キャッシュタグを別
の専用の構造に格納する必要は取り除かれる利点があ
る。本発明によれば、２次キャッシュが用いられるの
で、使用するメモリチップの数で記憶容量を決めること
ができる利点が得られる。
【００４８】更に、キャッシュタグを冗長的に格納する
ことができるので、キャッシュヒット及びキャッシュミ
スの初期検出を行なうため使用できる利点がある。
ことができるので、キャッシュヒット及びキャッシュミ
スの初期検出を行なうため使用できる利点がある。
【図１】本発明の一実施例のキャッシュメモリ装置の概
略図である。
略図である。
【図２】マイクロプロセッサと２次キャッシュの間で接
続されたアドレスバス及び制御信号と、キャッシュメモ
リ装置のデータバスの配線図である。
続されたアドレスバス及び制御信号と、キャッシュメモ
リ装置のデータバスの配線図である。
【図３】２次キャッシュの第１の構成の概略図である。
【図４】２次キャッシュの第２の構成の概略図である。
【図５】２次キャッシュの第３の構成の概略図である。
【図６】２次キャッシュで使用される内部バスの配線図
である。
である。
【図７】キャッシュタグの説明図である。
【図８】キャッシュタグセグメントの記憶スキームを示
す図である。
す図である。
【図９】キャッシュヒット又はミス検出回路を表わす論
理図である。
理図である。
【図１０】キャッシュエントリーのパリティー検査回路
を表わす論理図である。
を表わす論理図である。
【図１１】書込み動作用のキャッシュコヒーレンシープ
ロトコルを表わすフローチャートである。
ロトコルを表わすフローチャートである。
【図１２】読出し動作用のキャッシュコヒーレンシープ
ロトコルを表わすフローチャートである。
ロトコルを表わすフローチャートである。
【図１３】２次キャッシュヒットを表わすタイミングチ
ャートである。
ャートである。
【図１４】２次キャッシュミスを表わすタイミングチャ
ートである。
ートである。
【図１５】主メモリ読出しを伴う２次キャッシュミスを
表わすタイミングチャートである。
表わすタイミングチャートである。
１ キャッシュメモリ装置 ２ マイクロプロセッサ ３ ２次キャッシュ ４ キャッシュアドレスバス ５ キャッシュ制御信号 ６ キャッシュデータバス ７ 主メモリ ８ 主メモリアドレスバス ９ 主メモリ制御信号 １０ ＦＩＦＯ記憶バッファ
Claims (26)
- 【請求項１】 外部メモリから論理ユニットまで階層化
された記憶項目を提供するキャッシュメモリ装置であっ
て：記憶項目の少なくとも一部を格納する記憶項目部
と、少なくとも一つのキャッシュエントリーを識別する
キャッシュタグの少なくとも一部を格納するキャッシュ
タグ部とからなる複数のキャッシュエントリーを有する
少なくとも一つの単一キャッシュアレイ構造により構成
され、アドレス信号に応答し少なくとも一つの上記キャ
ッシュエントリーの内容を読み出すキャッシュアレイ
と；メモリ要求に応答し、アドレス信号を発生し、所定
の関係に関して上記キャッシュタグを上記メモリ要求と
比較する手段を有する論理回路と；上記キャッシュアレ
イと上記論理回路を相互接続し、上記アドレス信号を上
記キャッシュアレイに伝達するアドレスバスと；上記キ
ャッシュアレイと上記論理回路を相互接続し、上記キャ
ッシュアレイと上記論理回路の間で上記キャッシュタグ
と上記記憶項目とを伝達するデータバスとからなるキャ
ッシュメモリ装置。 - 【請求項２】 上記各キャッシュエントリーは、少なく
とも一つの上記キャッシュエントリーのパリティエラー
を示すパリティ標識を格納するパリティ標識部を更に有
し；上記データバスは、上記キャッシュアレイと上記論
理回路の間で上記パリティ標識を伝達するパリティバス
を更に有し；上記論理回路は、パリティエラーが発生し
たかどうかを判定するため上記パリティ標識を検査する
手段と、上記パリティエラーに応じて上記記憶項目を取
り消す手段とを更に有する請求項１記載のキャッシュメ
モリ装置。 - 【請求項３】 上記キャッシュアレイは連続的なキャッ
シュエントリーの系列の内容を送出し、 上記論理回路は、キャッシュミスである上記所定の関係
に応答し、上記キャッシュアレイは上記系列の内容の送
出を中止すべきであることを示す手段を更に有する請求
項１記載のキャッシュメモリ装置。 - 【請求項４】 上記論理回路は、上記キャッシュアレイ
が上記連続的なキャッシュエントリーの系列の内容を読
み出すべきであることを示すため、進行信号を上記キャ
ッシュアレイに供給し、 上記キャッシュアレイは、上記進行信号の欠落に応答
し、上記系列の内容の読み出しを終了させる手段を更に
有する請求項１記載のキャッシュメモリ装置。 - 【請求項５】 上記論理回路は、上記アドレス信号が上
記アドレスバス上でアサートされたこと、及び、上記キ
ャッシュアレイは第１のキャッシュエントリーの内容を
送出すべきであることを示すストローブ信号を発生する
手段と、進行信号がアサートされている間に上記キャッ
シュアレイが上記連続的なキャッシュエントリーの内容
を順次に送出すべきであることを示す進行信号を発生す
る手段とを更に有し；上記キャッシュアレイと上記論理
回路を相互接続し、上記ストローブ信号と上記進行信号
を上記キャッシュアレイに伝達する少なくとも一つの制
御線を更に有する請求項１記載のキャッシュメモリ装
置。 - 【請求項６】 上記キャッシュエントリーは、連続的な
キャッシュエントリーの系列からなる複数のキャッシュ
ラインに分類され、 上記キャッシュアレイは上記キャッシュラインの内容を
上記データバスを介して順次に送出させる手段を更に有
する請求項１記載のキャッシュメモリ装置。 - 【請求項７】 上記各キャッシュラインは、上記各キャ
ッシュラインに対し少なくとも一つの同一キャッシュタ
グが対応するキャッシュラインのキャッシュエントリー
の中の別のキャッシュエントリーに格納された複数の同
一キャッシュタグによって識別され、 上記比較手段は、第１の同一キャッシュタグと上記メモ
リ要求の一つとの間の不一致と、初期に検出されたキャ
ッシュヒットよりなる上記第１の同一キャッシュタグと
上記メモリ要求の一つとの間の一致と、初期に検出され
たキャッシュミスよりなる不一致とに関して、対応する
キャッシュラインの上記同一キャッシュタグの系列内の
上記第１の同一キャッシュタグを比較する手段を更に有
する請求項６記載のキャッシュメモリ装置。 - 【請求項８】 上記各キャッシュラインは、上記キャッ
シュラインの上記複数のキャッシュタグ部の中の一つに
格納された複数のセグメントに分割されたキャッシュタ
グによって識別され、 上記論理回路は、上記データバスを介して上記キャッシ
ュアレイから順次に送出されたキャッシュラインの複数
のキャッシュタグセグメントを受ける手段と、各キャッ
シュタグセグメントを上記メモリ要求と比較する手段
と、上記キャッシュタグセグメントの一つと上記メモリ
要求の間の不一致に応じて取消信号を発生する手段とを
更に有する請求項６記載のキャッシュメモリ装置。 - 【請求項９】 上記各キャッシュタグは有効性標識を有
し、 上記論理回路は、上記有効性標識がクリアされているか
どうかを判定するため上記キャッシュタグの有効性標識
を検査し、これにより上記キャッシュラインは無効な記
憶項目を含むことを示す手段と、クリアされた有効性標
識に応じて上記キャッシュアレイと上記論理回路の間で
伝達された記憶項目を取り消す手段とを更に有する請求
項１記載のキャッシュメモリ装置。 - 【請求項１０】 上記各キャッシュタグはパリティ標識
を有し、 上記論理回路は、パリティエラーが発生したかどうかを
判定するため対応するキャッシュラインのキャッシュタ
グの上記パリティ標識を検査する手段と、上記対応する
キャッシュラインを抹消する手段とを更に有する請求項
１記載のキャッシュメモリ装置。 - 【請求項１１】 階層化された記憶項目を格納する部分
と、上記階層化された記憶項目を識別するキャッシュタ
グを格納する部分とからなる単一キャッシュアレイ構造
内に上記階層化された記憶項目と上記キャッシュタグと
を格納するキャッシュメモリ装置を使用する方法であっ
て：実行ユニットからのメモリ要求に応じて論理回路を
用いてアドレス信号を発生し、上記論理回路と上記キャ
ッシュアレイ構造を相互接続するアドレスバスに沿って
上記アドレス信号をアサートする段階と；上記構造の連
続的な部分にあり、複数の上記階層化された記憶項目と
上記キャッシュラインに対応する一つのキャッシュタグ
とからなる複数のキャッシュエントリーよりなるキャッ
シュラインを、上記アドレス信号に応じて選択する段階
と；上記複数の階層化された記憶項目の各々と、上記対
応するキャッシュタグの少なくとも一部を、上記論理回
路と上記キャッシュアレイ構造を相互接続するデータバ
スに沿って上記論理回路に順次に送る段階と；上記複数
のキャッシュエントリーの中の第１のキャッシュエント
リーの受取の際に、上記キャッシュタグと上記メモリ要
求の間の一致よりなる初期キャッシュヒット、又は、上
記キャッシュタグと上記メモリ要求の間の不一致よりな
る初期キャッシュミスを検出する段階とからなる方法。 - 【請求項１２】 上記検出段階でキャッシュミスが検出
されたとき、上記複数のキャッシュエントリーの中の上
記第１のキャッシュエントリーの受取の前に受けられた
上記複数の階層化された記憶項目の中の記憶項目を取り
消すため、上記実行ユニットへの取消信号をアサートす
る段階を更に有する請求項１１記載の方法。 - 【請求項１３】 最初に、上記アドレス信号が上記アド
レスバス上でアサートされていることを示すストローブ
信号を上記アドレス信号と共にアサートする段階と；次
に、上記進行信号がアサートされなくなり、全てのキャ
ッシュラインが送出されるまで、上記構造は上記複数の
連続的なキャッシュエントリーの各々を連続的に送出す
べきであることを示す進行信号をアサートする段階とを
更に有する請求項１１記載の方法。 - 【請求項１４】 上記構造は、データパリティ標識を格
納する部分を更に有し、上記各キャッシュメモリは、上
記キャッシュエントリー内の上記複数の階層化された記
憶項目の中の一つに各々が対応する複数のデータパリテ
ィ標識を更に有し、 上記複数の階層化された記憶項目の各々の受取の際の上
記データパリティ標識と、上記複数のキャッシュエント
リーの中の第１のキャッシュエントリーの受取中の対応
するデータパリティ標識とを用いてデータパリティエラ
ーが発生したかどうかを判定する段階と；データパリテ
ィエラーを有する上記複数の階層化された記憶項目の中
の一つの受取中に受けられたデータパリティエラーの検
出の際に上記複数の階層化された記憶項目の中の記憶項
目を取り消す段階とを更に有する請求項１１記載の方
法。 - 【請求項１５】 上記各キャッシュタグはキャッシュタ
グパリティ標識を更に有し、 上記複数のキャッシュエントリーの中の第１のキャッシ
ュエントリーの受取の際に上記キャッシュタグパリティ
標識を用いてキャッシュタグパリティエラーが発生した
かどうかを判定する段階と；上記複数の階層化された記
憶項目の各々の受取の際の上記データパリティ標識と、
上記複数のキャッシュエントリーの中の第１のキャッシ
ュエントリーの受取後の対応するデータパリティ標識と
を用いてデータパリティエラーが発生したかどうかを判
定する段階と；キャッシュタグパリティエラー又はデー
タパリティエラーの検出の際に、パリティエラー信号を
上記実行ユニットに出し、上記キャッシュラインを抹消
する段階とを更に有する請求項１４記載の方法。 - 【請求項１６】 階層化された記憶項目を格納する部分
と、上記階層化された記憶項目を識別するキャッシュタ
グを格納する部分とからなる単一キャッシュアレイ構造
内に上記階層化された記憶項目と上記キャッシュタグと
を格納するキャッシュメモリ装置であって：実行ユニッ
トからのメモリ要求に応じて論理回路を用いてアドレス
信号を発生する手段、及び、上記論理回路と上記キャッ
シュアレイ構造を相互接続するアドレスバスに沿って上
記アドレス信号をアサートする手段と；上記構造の連続
的な部分にあり、複数の上記階層化された記憶項目と上
記キャッシュラインに対応する一つのキャッシュタグと
からなる複数のキャッシュエントリーよりなるキャッシ
ュラインを、上記アドレス信号に応じて選択する手段
と；上記複数の階層化された記憶項目の各々と、上記対
応するキャッシュタグの少なくとも一部を、上記論理回
路と上記キャッシュアレイ構造を相互接続するデータバ
スに沿って上記論理回路に順次に送る手段と；上記複数
のキャッシュエントリーの中の第１のキャッシュエント
リーの受取の際に、上記キャッシュタグと上記メモリ要
求の間の一致よりなる初期キャッシュヒット、又は、上
記キャッシュタグと上記メモリ要求の間の不一致よりな
る初期キャッシュミスを検出する手段とからなるキャッ
シュメモリ装置。 - 【請求項１７】 上記検出手段によってキャッシュミス
が検出されたとき、上記複数のキャッシュエントリーの
中の上記第１のキャッシュエントリーの受取の前に受け
られた上記複数の階層化された記憶項目の中の記憶項目
を取り消すため、上記実行ユニットへの取消信号をアサ
ートする手段を更に有する請求項１６記載のキャッシュ
メモリ装置。 - 【請求項１８】 上記アドレス信号が上記アドレスバス
上でアサートされていることを示すストローブ信号を上
記アドレス信号と共にアサートする手段と；上記進行信
号がアサートされなくなり、全てのキャッシュラインが
送出されるまで、上記構造は上記複数の連続的なキャッ
シュエントリーの各々を連続的に送出すべきであること
を示す進行信号をアサートする手段とを更に有する請求
項１６記載のキャッシュメモリ装置。 - 【請求項１９】 上記構造は、データパリティ標識を格
納する部分を更に有し、上記各キャッシュメモリは、上
記キャッシュエントリー内の上記複数の階層化された記
憶項目の中の一つに各々が対応する複数のデータパリテ
ィ標識を更に有し：上記複数の階層化された記憶項目の
各々の受取の際の上記データパリティ標識と、上記複数
のキャッシュエントリーの中の第１のキャッシュエント
リーの受取中の対応するデータパリティ標識とを用いて
データパリティエラーが発生したかどうかを判定する手
段と；データパリティエラーを有する上記複数の階層化
された記憶項目の中の一つの受取中に受けられたデータ
パリティエラーの検出の際に上記複数の階層化された記
憶項目の中の記憶項目を取り消す手段とを更に有する請
求項１６記載のキャッシュメモリ装置。 - 【請求項２０】 上記各キャッシュタグはキャッシュタ
グパリティ標識を更に有し、 上記複数のキャッシュエントリーの中の第１のキャッシ
ュエントリーの受取の際に上記キャッシュタグパリティ
標識を用いてキャッシュタグパリティエラーが発生した
かどうかを判定する手段と；上記複数の階層化された記
憶項目の各々の受取の際の上記データパリティ標識と、
上記複数のキャッシュエントリーの中の第１のキャッシ
ュエントリーの受取後の対応するデータパリティ標識と
を用いてデータパリティエラーが発生したかどうかを判
定する手段と；キャッシュタグパリティエラー又はデー
タパリティエラーの検出の際に、パリティエラー信号を
上記実行ユニットに出し、上記キャッシュラインを抹消
する手段とを更に有する請求項１９記載のキャッシュメ
モリ装置。 - 【請求項２１】 主メモリからキャッシュメモリまで階
層化された記憶項目を、上記主メモリ、又は、もし存在
するならば上記キャッシュメモリの何れかから選択的に
提供するキャッシュメモリ装置であって：受けられたア
ドレスに応答し、上記記憶項目と上記各記憶項目の識別
用の対応するキャッシュタグとを読み出す上記キャッシ
ュメモリ内で、上記階層化された各記憶項目の少なくと
も一部（記憶項目）と、上記対応するキャッシュタグの
少なくとも一部（キャッシュタグ）とを格納する少なく
とも一つの単一キャッシュメモリアレイと；所定の関係
に関して上記受けられたキャッシュタグと上記メモリア
クセスの要求を比較する手段を有し、上記主メモリへの
メモリアクセスの要求に応答し、アドレスを発生する論
理回路と；上記少なくとも一つの単一メモリアレイと上
記論理回路の間で、上記アドレスと、上記記憶項目と、
上記キャッシュタグとを伝達する少なくとも一つのバス
とからなるキャッシュメモリ装置。 - 【請求項２２】 上記各記憶項目用の複数の階層化され
た記憶項目部分と、上記階層化され記憶項目部分の一つ
に対応する上記キャッシュタグ用の複数のキャッシュタ
グ部分とがあり、 上記階層化され記憶項目部分と、上記対応するキャッシ
ュタグ部分は、互いに関連して上記単一キャッシュメモ
リアレイで格納、読み出しされる請求項２１記載のキャ
ッシュメモリ装置。 - 【請求項２３】 各記憶項目の上記キャッシュタグは、
同一記憶項目の上記記憶項目部分の中の別々の記憶項目
部分に各々対応し複数の２重キャッシュタグ部分からな
る２重キャッシュタグを有し、 比較手段は、系列内で上記各２重キャッシュタグ部分を
比較し、上記メモリアクセスの要求と、上記一つの記憶
項目の上記２重キャッシュタグ部分の系列の中の第１の
２重キャッシュタグ部分の間の不一致を検出し、不一致
の標識を形成するため適合されている請求項２２記載の
キャッシュメモリ装置。 - 【請求項２４】 主メモリからキャッシュメモリまで階
層化された記憶項目を、上記主メモリ、又は、もし存在
するならば上記キャッシュメモリの何れかから選択的に
提供するキャッシュメモリ装置であって：上記キャッシ
ュメモリにおいて、複数の記憶項目部分からなる複数の
記憶項目と、各複製が対応する上記記憶項目を識別する
２重のキャッシュタグは、上記各記憶項目部分が上記２
重のキャッシュタグの上記複製の一方に関連して格納さ
れ、キャッシュタグメモリは、受けられたアドレスに応
答し、上記記憶項目と、対応する上記キャッシュタグの
一つの上記複製の一方を読み出し；所定の関係に関して
上記キャッシュタグの一つの上記複製の一方の各々をも
う一方の複製の前に比較する手段を有し、上記主メモリ
へのメモリアクセスの要求に応答し、アドレスを発生す
る論理回路と；上記キャッシュメモリ構造と上記論理回
路の間で、上記アドレスと、上記記憶項目と、上記対応
するキャッシュタグの一つの複製の一方とを伝達する少
なくとも一つのバスとを有するキャッシュメモリ装置。 - 【請求項２５】 主メモリからキャッシュメモリまで階
層化された記憶項目を、上記主メモリ、又は、もし存在
するならば上記キャッシュメモリの何れかから、論理回
路に選択的に提供するキャッシュメモリ装置で使用する
キャッシュメモリであって：複数の記憶項目部分からな
る複数の記憶項目と、各複製が対応する上記記憶項目を
識別する２重のキャッシュタグを、上記各記憶項目部分
が上記２重のキャッシュタグの上記複製の一方に関連す
るよう格納し、キャッシュタグメモリは、上記論理回路
から受けたアドレスに応答し、系列内の上記記憶項目
と、対応する上記キャッシュタグの一つの上記複製の一
方を読み出す手段と；上記キャッシュメモリ構造と上記
論理回路の間で、上記アドレスと、上記記憶項目と、上
記対応するキャッシュタグの一つの複製の一方とを伝達
する少なくとも一つのバスとからなるキャッシュメモ
リ。 - 【請求項２６】 外部メモリからメモリ要求に所定の関
係があるキャッシュタグを有する記憶項目の要求からな
るメモリ要求に応答してアドレス信号を発生する論理回
路まで階層化された記憶項目を提供するキャッシュメモ
リであって：記憶項目の少なくとも一部を格納する記憶
項目部と、少なくとも一つのキャッシュエントリーを識
別するキャッシュタグの少なくとも一部を格納するキャ
ッシュタグ部とからなる複数のキャッシュエントリーを
有する少なくとも一つの単一キャッシュアレイ構造によ
り構成されるキャッシュアレイと；上記キャッシュアレ
イと上記論理回路を相互接続するアドレスバスを介して
上記論理回路から送られたアドレス信号に応答し、上記
キャッシュアレイと上記論理回路を相互接続するデータ
バスを介して少なくとも一つの上記キャッシュエントリ
ーの内容を読み出す手段とからなるキャッシュメモリ。
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