JP3027754B2 - 連想記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は連想記憶装置に関するものである。

デイジタルコンピュータにおいては一般にRAMを用い
た手段でデータの記憶が行なわれ、個々のデータはメモ
リ内の番地別にアクセスされる。しかし、ある種の用途
では、番地の代わりにデータ自体の一部を参照すること
によつて記憶データにアクセスする方が便利であり、通
常はそれが高速処理にもつながる。例えば、記憶データ
が電話番号であつて、J.スミス氏の電話番号を確認する
場合、氏名がアルフアベツト順に記憶されているなら
ば、比較的簡単に番号を探すことができる。しかし、電
話番号だけがわかつていて、記憶データがアルフアベツ
ト順の加入者名になつている場合は、番号が一致するま
で電話帳の検索を続ける必要がある。連想メモリは後者
の場合の動作を迅速かつ効率的に行なうように設計され
ている。記憶容量に余裕があれば何時でも記憶データの
追加が可能になつている特別なコンピユータ以外では、
記憶装置内の実際のデータ番地は重要ではない。この種
の記憶装置はいわゆる人工知能用途にも使用され、その
所要動作の性質から大容量の連想記憶装置が必要にな
る。大型の連想記憶装置は高速動作を得るために多数の
並列デイジツトチヤンネルを備えた特殊な構成になるの
で高価になる。従来の大容量RAMでもアドレス内容を順
番に読出して入力データと出力データが一致するまで比
較するような動作を行なえば連想記憶装置として使用で
きないことはないが、処理速度の点で実用にはならな
い。

本発明の目的は連想記憶装置の製造コストを低減する
ための改良型メモリ構成を提供することにある。

本発明による連想記憶装置においては、データを記憶
するとともにその記憶データと入力キーコードの間に一
致が生じたときにそれを示すステータスデイジツトを出
力し、かつ記憶する複数個の実質的に同種の連想記憶ユ
ニツトと、一致照合される入力キーコードを全ての記憶
ユニツトに対してほぼ同時に供給するための手段と、記
憶ユニットからのステータスデイジット出力に応答し
て、高位レベルのステータスデイジット群および記憶装
置全体の中で入力キーコードとの一致の有無を示す最高
レベルの単一ステータスデイジットを出力し、かつ記憶
するゲートおよび記憶手段とが設けられ、入力キーコー
ドと一致する全てのデータについて記憶装置内の位置が
抽出可能な状態でステータスデイジツトが記憶される。

上記連想記憶ユニツトは集積回路化することが可能で
あるため、入力キーコード用入力手段、高レベルのステ
ータスデイジツトを出力、記憶するゲート手段および記
憶手段とともに適切な個数の集積回路で構成することが
できる。

本発明のもう１つの特徴を示す連想記憶装置において
は、複数の記憶ユニツト、すなわち、それぞれに記憶さ
れているデータと一致照合される入力数字グループを取
り込むための入力手段を備え、入力グループとの一致の
有無を示すステータスデイジツトを出力する複数のほぼ
同種の記憶ユニツトと、少なくとも１つの入力グループ
を含むキーコードを各記憶ユニツトの入力手段に供給す
るための手段と、各記憶ユニツトからのステータスデイ
ジツト出力に応答して、入力キーコードと記憶装置内の
記憶データとの一致の有無を示す単一のステータスデイ
ジツトを出力する論理結合手段と、論理結合されたステ
ータスデイジツト出力を記憶する記憶手段が設けられ、
そして、各記憶ユニツトには、複数の同グループの中で
それぞれ同数の記憶要素からなる各ブロツク単位でアク
セス可能な複数の記憶要素と、１つの記憶要素ブロツク
を選択してそこから記憶データを読み出すためのアドレ
ス手段と、各ブロツクごとの記憶要素にそれぞれ対応す
る複数のデータビツト比較器を備えた比較手段とが含ま
れており、上記複数のデータビツト比較器は入力グルー
プ中のデイジツト数と同数からなる各グループに分割さ
れ、各比較器は選択された記憶要素ブロツクからの信号
を入力する第１入力端と前記入力手段から入力デイジツ
トグループを入力する第２入力端を備え、その２入力端
に供給されたデータビツトが同一か否かを示すデータビ
ツト一致指示が各比較器から出力されるようになつてお
り、前記各記憶ユニツトには更に、各比較器グループか
らの一致指示に応答して、選択された記憶要素ブロツク
の対応グループの記憶要素からのデータと入力グループ
が一致するか否かを示す第１レベルのステータス出力を
各グループごとに供給する評価手段と、上記ステータス
出力を結合することによつて１個以上の高レベルのステ
ータス出力を出し、最終的にステータスデイジツト出力
を発生させる論理手段と、記憶ユニツト内で発生するす
べてのレベルのステータス出力を記憶する記憶手段とが
含まれ、その記憶されたステータス出力から、入力キー
コードと一致するデータに関する記憶装置内の番地が得
られる。

入力キーコードと記憶データが一致した時に１グルー
プの出力ビツトの中に無視し得るビツトがある場合にそ
の出力ビツトを示すマスクデータを入力するための入力
端と、マスクデータおよび一致指示に応答してベースレ
ベルステータス出力を発生させる論理ゲート構成を評価
手段に設けることが可能である。マスクの利用法として
は、一致動作においてASCIIコードの大文字か小文字か
を示すビツトの削除が考えられる。一致照合にマスクデ
ータを利用するか否かを問わず、入力グループと記憶デ
ータとの一致を得るために各グループのすべての数字が
一致する必要はなく、そして、入力グループと記憶デー
タグループとの一致を確認するために必要なグループ内
の一致デイジツトの個数を示す入力が記憶ユニトに供給
されることを考慮して比較器からデータビツト一致指示
に応答して、各グループのベースレベルのステータス出
力を得るための手段を評価手段に設けることが可能であ
る。

入力キーコードに１入力グループ以上が含まれること
もあるので、複数の入力グループを全記憶ユニツトに対
して順次に入力するための手段を記憶装置に設け、記憶
されたすべてのステータス出力を結合することにより、
全入力キーコードに関する記憶装置内での一致の有無を
知ることができる。

本発明の記憶装置には、入力キーコードの一部または
全体について確認された一致ビツト数を計数し、記憶装
置の一部または全体の検索後に唯一の一致が確認された
場合に特定の出力を出す手段を設けることができる。そ
の特定出力が入力キーコードの一部だけの一致に関して
発生した場合は、確認された一致データのアドレスはそ
の出力から求めることが可能であり、入力キーコードの
残部に対する検索の継続を禁止することができる。

本発明は所要個数の記憶ユニツトと単純なステータス
出力結合用ゲートを用いて任意の容量の記憶装置が製作
可能なことを特長としており、記憶装置にコンピユータ
を接続することにより、任意の一致グループを検索し、
また、その近傍に記憶された他のデータを読み出すこと
も可能である。記憶ユニツトは単一の集積回路で構成す
ることが可能であつて、記憶要素はスタテイツクRAM、
ダイナミツクRAMいずれの形式でもよい。

記憶ユニツトにおいて、そのユニツト内で発生する全
レベルのステータス出力を記憶する記憶手段の少なくと
も一部をデータ記憶用の記憶要素と同形式にすることが
可能であり、その部分が記憶要素用アドレス手段によつ
て少なくとも部分的にアドレス可能なようにすることに
より、ステータスデイジツトの記憶を必要としない場合
にデータ記憶用として流用することも可能になる。

１グループの数字を８個の２進数すなわち１バイトで
構成すると便利であり、そのバイトを2ⁿ個用いて１ブロ
ツクを構成することができる。代表的なものとしては64
バイトすなわち512ビツトのブロツク構成が考えられ、
後述の実施例では記憶ユニツトの容量を512列、512行の
32Kバイトとしている。

本発明によれば更に、複数の数字からなる入力キーコ
ードと記憶装置の内容を比較して記憶装置内に入力キー
コードと一致するデータが存在することを示す出力が発
生するようにした連想記憶装置において、記憶装置の所
定部分または全体で入力キーコードに関する唯一の一致
が得られた時にその指示を出力する手段を設けることが
できる。

この記憶装置は、入力キーコードが連続する数字群と
して記憶装置に入力され、その時に供給されただけの入
力キーコードに関する一致を示す指示も同時に入力され
るように構成し、そして、唯一の一致の確認時にその指
示を出力する手段を設けることにより、記憶装置の所定
領域または全域で唯一の一致が確認された時にそれ以上
の入力キーコード数字群の入力を停止することができ
る。

少なくとも１つの一致が確認されたことを示す指示と
数個の記憶ユニツトから唯一の一致が得られたことを示
す指示を論理階層によつて連続的に行なうことにより、
記憶ユニツトの組合せに対しても同様の指示が得られ
る。

本発明を十分に理解し、実施例を実現するために、以
下に付図を用いて詳細に説明する。

第１図に示すコンピユータにおいて中央処理装置１は
多重ビツト並列データバス２、アドレスバス３、制御バ
ス４に接続されている。これらのバスにはROM5、RAM6、
システムI/O装置７、連想記憶装置８が接続されてい
る。制御バス４をアドレスバス３に統合することも可能
であり、そうすればコンピユータの周辺装置全体がメモ
リマツプ化される。しかし、本明細書の主旨としては、
制御バスはアドレスバスから分離されたものとみなし、
連想記憶装置８に接続されていることにより、RAMと同
様の方法で入力データの記憶、入力群との一致データの
検索、記憶装置内の特定番地からのデータ読出しを行な
うための命令が記憶装置に与えられる。

データ記録済みの状態で連想記憶装置８を使用する場
合、キーコードとして１グループの数字が記憶装置に入
力され、CPU1の動作とは無関係に記憶装置によつてキー
コードと記憶装置内の各数字グループの比較が行なわ
れ、一致の有無を示すステータス情報が出力される。こ
のステータス情報に基づいてコンピユータによつて、各
一致グループに関する記憶装置内番地の計算と、それら
番地から入力グループに関するデータを読み出すための
アクセス動作が行なわれる。記憶装置８から読み出され
た情報はコンピユータ内で所望の任意の方法で利用する
ことができる。記憶装置８に対する情報の読み書きは番
地参照によつて行なうことができるので、この記憶装置
はRAM6の延長として使用可能であり、また、連想記憶装
置として使用する場合にステータス情報記憶用記憶装置
のレジスタ群を切り離してデータ記憶用として配置する
ことも可能である。以下の説明で述べるように、ステー
タス情報を記憶するためには記憶装置のアドレス可能領
域の約1/6に相当する追加記憶容量が必要であるが、本
発明の実施例の特長は、追加記憶領域をRAMとして使用
する場合でも、ステータス関連情報専用に命令レジスタ
が１個しか必要ないことである。

第２図は記憶装置８の構成要素の一部と、それらとバ
ス2,3,4の接続をブロツク図で示している。第２図のメ
モリは複数の集積回路化連想記憶ユニツト（CAMチツ
プ）を備えており、そのうちの３個だけが参照符号11,1
2,13で図示されている。これら回路は、それぞれのステ
ータス情報記憶部と、特定の記憶ユニツト内の記憶デー
タと入力キーコードとの一致の有無を示す単一ステータ
スデイジツトを出力する第１の出力線Ｓと、唯一の一致
か否かを示す第２の出力線Ｊ（別の信号を出力する）を
備えている。出力線Ｓ、Ｊは８本組でステータス比較器
に接続されるが、それら比較器の１個が参照符号15で図
示されている。比較器15の出力は導線16,17上に現れ、
比較器15と同種の残り７個の比較器からの出力とともに
別の比較器18の入力端に供給される。凝縮器の段数はCA
Mチツプの個数に従つて多くなる。

CAMチツプおよびステータス凝縮器から導線Ｓ、Ｊ上
に出力される各信号はデータバス２を介してCPUに供給
されるようになつている。なお、データバスとの接続は
図示されていないが、トライステートバツフアを介して
行なわれる。CAMチツプ内のステータス記憶部およびス
テータス凝縮器の論理要素から所要時に最高レベルのス
テータスデータ信号が発生するようになつていれば、ス
テータス凝縮器はステータスデータ記憶用手段を全く必
要としない。

回路11,12,13にはシフトイン、シフトアウト端が設け
られており、キーコードは一部が１つの回路に記憶さ
れ、一部が次の回路に記憶される。

動作時には、一致検索用の入力キーコードがすべての
記憶ユニツトに入力され、各記憶ユニツトにおいて記憶
データと入力キーコードの比較が行なわれ、一致するも
のがあれば「１」、なければ「０」が出力線Ｓ上に現れ
る。そして、一致するものが１個であれば「１」、その
他の場合は「０」が出力線Ｊ上に現れる。各記憶ユニツ
トのステータス情報記憶部には、その記憶ユニツト内の
対応グループと入力キーコードとの比較動作から得られ
るステータス情報が記憶され、そして、記憶されたステ
ータス情報はCPU1によつてステータス記憶部から読み出
し、記憶ユニツト内における入力グループのデータのア
ドレス計算に利用することができる。凝縮器18から導線
Ｓ、Ｊに出力されるステータス信号が記憶装置から出力
される最高レベルの信号であるならば、凝縮器15と同種
の各凝縮器に最高64個までの記憶ユニツトが８個単位の
グループとして接続され、それら凝縮器は単一の高位レ
ベルの凝縮器に接続される。さらに大容量の記憶装置を
構成する必要がある場合は、メモリ容量を８倍単位で増
大させ得るさらに高位レベルの凝縮器を１個以上付加す
ることが可能である。当然のことながら、凝縮器の入力
数を８対に限定する必要はなく、その代わりに異なる入
力数のゲートを使用すればよい。

ここで述べる特定の記憶ユニツト例では、１列当たり
512個の要素からなる512列で構成されるダイナミツクRA
M記憶要素が複数個使用される。すなわち、この64個構
成の記憶装置の最大容量は16メガビツトとなる。

第３図に示す記憶ユニツトは第２図の記憶装置に使用
するものとして実用的なサイズであり、512×512ダイナ
ミツクRAM50のデータ記憶部として使用される。アドレ
スデコーダ51にはアドレスバスからチヤンネル52を介し
てアドレス情報が入力される。デコーダ51はRAM50の全
列にアドレスするために512本の出力線53を備えてい
る。RAM50に対するデータの読み書きはデータバスに接
続されたチヤンネル54を介して行なわれる。実際には、
データバスを８線としてデータバスとRAMの間のデータ
転送を平列８ビツトで行ない、アドレスデコーダ51によ
つてデータバス制御を行なうことができる。アドレス線
53はステータスRAM55に接続され、このRAMの出力チヤン
ネル56がステータスバツフア57を介してデータバスに接
続される。列アドレス線53にはまた、RAM50の各列につ
き２個づつの記憶要素を含むスタテイツクメモリ83が接
続される。ステータスRAM55およびスタテイツクRAM83は
次のように構成される。すなわち、RAM50内の記憶デー
タと入力キーコードとの比較結果から得られるステータ
スビツトがアドレスデコーダ51によつて読み出され、デ
ータバスへの出力を用いてCPUがRAM50内の一致グループ
の位置を計算する。デコーダ51から得られる別の出力に
よつてデータRAM50、ステータスRAM55、スタテイツクメ
モリ83のいずれかが選択される。

RAM50には512本の行データ線が設けられていて各導線
に各列の対応要素が接続されており、デコーダ51によつ
て１組の列要素に対するアドレスが行なわれたとき、そ
れに対応する２進ビツトが行データ線に出力される。参
照符号58で図示されたこれら導線は512個のデータビツ
ト比較器59に接続され、比較器にはキーコード記憶部60
から８ビツトチヤンネル61を介して比較すべき８ビツト
キーコード（キーコードバイト）が入力される。キーコ
ード記憶部60は多バイトのキーコードを記録することが
可能であつて、そのコードをチヤンネル61経由で比較器
59に入力するように構成されている。比較器59は８グル
ープに分割されており、チヤンネル61を介して供給され
るキーコードバイトが比較器59の各グループに同時に入
力される。したがつて、RAM50から行データ線58を介し
て並列に入力される64バイトとキーコードバイトが比較
器59によつて比較され、比較器への２入力が同一か否か
を示す出力ビツトが得られる。比較器は排他的NORゲー
トとして構成することが可能であり、その出力ビツトは
512本の導線62を介して512個のマスクゲート63に供給さ
れる。マスクゲートは８個づつのグループで接続され、
マスクデータ記憶部64から８ビツトチヤンネル65を介し
て８ビツトのマスクデータが供給される。マスクデータ
の１ビツトが「１」でない時、つまり８ビツトグループ
のその特定ビツトが一致照合に不要でない限り、比較器
に入力されたビツトに関係なく対応のマスクゲートから
「１」が現われていれば比較器59から入力されたビツト
はゲート63を通過してそのまま出力される。マスクゲー
ト63からの出力ビツト512ビツトの導線66を介して一致
評価回路67に供給される。なお、一致評価回路は簡単な
例として８入力NANDゲートで構成することができる。

しかし、図の実施例では、しきい値記憶部68に記憶さ
れ、チヤンネル69を介して回路67に供給されるしきい値
に応じて回路67のしきい値が調節される。一致評価回路
67の個数は64であつて、それぞれの回路にマスクゲート
63から８つの入力が供給される。回路67にはしきい値記
憶部68から２進コードが供給されるが、これは入力グル
ープと対応データグループとの一致が記憶されるために
８ビツトのグループ内で「１」であるべきビツト数を示
すコードである。完全な一致が必要ならば、一致の記録
に要する８個の「１」が入力されることを一致評価回路
に知らせる２進数「111」がしきい値記憶部68から出力
されるようにすればよい。完全な一致を求めない場合、
例えば一致の記録に「１」ビツトが５個しか必要ない時
には、しきい値記憶部68から回路67に供給される２進数
を「100」にすればよい。（実際のしきい値はしきい値
記憶部68から出される個数プラス１である。） 一致評価回路67の出力はRAM50から読み出された64個
の８ビツトグループにそれぞれ対応する64個の一致ビツ
トで形成される。これら64個の一致ビツトは64ビツト導
線70を介してデイレクタゲート71に導入され、ゲート71
はデイレクタ制御ユニツト72から導線73,74を介して供
給される信号によつて制御される。デイレクタゲートの
出力端はチヤンネル75を介してゲート型シフトレジスタ
76に接続され、シフトレジスタ76の出力はサブストリン
グシフトレジスタ77を介して入力側に接続される。ある
チツプの最後列に対応するシフトレジスタの内容を次の
チツプのシフトレジスタに転送して内容を結合するため
のシフトイン接続およびシフトアウト接続も設けられて
いる。この構成には、数個のチツプ内のRAMを実質的に
並列接続し得るという利点がある。以下に詳しく述べる
第４図の実施例においてはシフトレジスタ内にデイレク
タゲートが組み込まれている。64段のシフトレジスタ76
は64ビツト導線78を介してステータスRAM55に接続さ
れ、その導線を介して64個の一致ビツトがベースエンコ
ーダ79にも供給される。ベースエンコーダ79は入力され
た64個の一致ビツトに含まれる８個の８ビツトグループ
のそれぞれについて２ビツトづつを出力する。一方のビ
ツトはその８ビツトグループに少なくとも１個の「１」
が含まれることを示し、他方のビツトＪはその８ビツト
グループに「１」が１個だけ含まれることを示す。ベー
スエンコーダ79からの64ビツト出力は導線80を介してス
テータスRAM55に供給され、RAM50に記憶されていた時の
位置に対応する位置に記憶される。ベースエンコーダ79
からの64ビツト出力はステータス凝縮器81の入力にも供
給される。ステータス凝縮器81はRAM50の各列に関して
のみ２個づつのビツトを導線82上に出力する。その一方
のビツトはベースエンコーダ79に供給される64個の一致
ビツトの中に「１」が少なくとも１個含まれることを示
し、他方のビツトは「１」が１個だけ含まれることを示
す。これら２個のビツトは、RAM50の各列に対応する記
憶位置を備えたスタテイツクメモリ83に供給される。

本実施例ではRAM50が512列で構成されているため、ス
タテイツクメモリも512対のメモリ要素で構成される。
なお、RAM50とステータスRAM55はダイナミツクメモリ要
素で構成されるのに対し、スタテイツクメモリ83はスタ
テイツクメモリ要素で構成される。メモリ83からは記憶
ビツトを表わす連続出力が現われ、メモリ83からの512
対のビツトを凝縮するために３段からなるステータス凝
縮段84に供給され、１対のビツトとして出力線85,86上
に現われる。凝縮段84の各凝縮器は、以下に第４図を用
いて述べる凝縮器81と同一構成であり、凝縮階層の各段
に対応する３つの部分で構成されている。第１の部分は
メモリ83からの512対のビツトを64対のビツトに凝縮す
るために64個の凝縮器を備えている。第２の部分には８
個の凝縮器が含まれ、64対のビツトを８対のビツトに凝
縮する。第３の部分には１個の凝縮器が含まれ、８対の
ビツトが１対に凝縮されて出力される。凝縮階層84の凝
縮器群からの出力はメモリ83の連続出力に応答して連続
的に発生し、ステータスRAM55からの信号とともにステ
ータスバツフア57に入力される。ステータスバツフア57
からデータバスに出力されたデータはCPUによつて利用
され、RAM50内のキーコードと一致する位置の確認が行
なわれる。

第３図の構成の代替構成として、スタテイツクメモリ
83と、凝縮階層84と、それらに接続されるステータスバ
ツフア57とをまとめて、その他のメモリユニツト部分か
ら分離した別のチツプ上に構成することも可能である。
その場合、分離チツプにアドレスデコード回路を設けて
チツプ上の接続点線を少なくする必要がある。

第３図に示すメモリユニツトの動作中、アドレスデコ
ード51によつてRAM50内の各列の記憶要素からの読出し
が行なわれ、それに対応する512ビツトが比較器59に供
給される。RAM50からの各８ビツトグループは比較器59
によつてキーコードデータ記憶部60からの８ビツトグル
ープと比較され、それぞれの比較ビツトが出力される。
これら比較ビツトにはマスクデータに必要な「１」が加
算され、それら８ビツトグループはゲート67によつて評
価される。そして、RAM50から読み出された特定の８ビ
ツトグループとキーコードデータ記憶部60から得られた
８ビツトグループがマスクデータおよびしきい値で設定
された条件内で一致するか否かの指示（一致ビツト）が
ゲート67から得られる。ゲート67から得られた64個の一
致ビツトはシフトレジスタ76の各段に記憶され、そし
て、キーコードが１バイト長の場合にはメモリユニツト
の動作中におけるデイレクタゲート71およびシフトレジ
スタ76の役目は以上で終わりである。シフトレジスタ76
に記憶された一致ビツトはステータスRAM55に転送さ
れ、そのビツトを保有していたデータが記憶されていた
RAM50の列に対応するRAM55内の番地に格納される。ベー
スエンコーダ79から得られたベースレベルのステータス
ビツトもまた、RAM55に記憶される。

ベースエンコーダ79からのベースレベルのステータス
ビツトはＳビツトとＪビツトの対で形成され、Ｓビツト
は一致ビツトが少なくとも１個は存在することを示し、
Ｊビツトは一致ビツトが１個だけ存在することを示す。
これらのビツト対はRAM50の各列ごとに１対のビツトに
凝縮され、スタテイツクメモリ83に記憶される。それら
は更に凝縮段階において１対のビツトに凝縮され、その
ビツト対によつて、RAM50の内容に一致ビツトが少なく
とも１個含まれること、そしてRAM50の内容に一致ビツ
トが１個だけ含まれることが示される。

しかし、キーコードが１バイト以上で形成されている
場合は、そのキーコードバイトが凝縮器に導入され、ゲ
ート67から出力される対応の一致ビツトとシフトレジス
タ76に既に記憶されている一致ビツトが結合されるの
で、もし、一致データの先行バイトが記録されていれば
１つの一致に対する「１」が記憶されるだけである。第
４図に従つて後述するように、デイレクタゲートはシフ
トレジスタ76と連動し、キーコードデータの全バイトに
関する一致評価の結果から得られる一致ビツトが論理結
合され、一致データがRAM50内の選択された列で確認さ
れる場合にはその段のレジスタ77にのみ「１」が記憶さ
れる。ある列の末尾から次の列の先端まで１つの一致が
伸びる可能性がある場合には、サブストリングシフトレ
ジスタに所要の追加記憶領域が必要である。シフトイン
接続およびシフトアウト接続により、隣接チツプのRAM
の列までの直列的な延長が得られる。

RAM50の各列に512個以上の記憶要素が含まれている場
合とか、ベースエンコーダやステータス凝縮器がより少
ない入力を処理するようになつている場合には、さらに
高次の凝縮器をメモリユニツトに追加しなければならな
くなる。

第３図のメモリユニツトに含まれる比較器59、マスク
ゲート63、一致評価ゲート67、デイレクタゲート71、ゲ
ートシフトレジスタ76の詳細を第４図に示す。単純化す
るため、RAM50から出る16本のデータビツト線と、２本
の一致ビツト線だけが図示されている。第４図に示す構
成部品を更に31組そろえると第３図の対応部に示された
全部品が得られることになる。２組の８本組データ線が
第４図に示されているが、これはデータRAM50（第３
図）の行データ線に接続される。キーコードデータ記憶
部60から読み出されたキーコードバイトの８ビツトは導
線91に並列に出力される。比較器自体は排他的NORゲー
トで構成されており、それらゲートからそれぞれの比較
ビツトが導線93上に出力される。ORゲートで構成される
マスクゲート63には一方の入力として導線93からの比較
ビツト、他方の入力として８本の平行線94からのマスク
バイトが入力される。ゲート63の出力は導線95上に現わ
れ、一致評価用の８入力NANDゲート67に供給される。ゲ
ート67は単にしきい値８とするか、あるいは不完全一致
に備えて可変しきい値の回路にすることが可能である。
後者の場合には回路67のしきい値は記憶部68から得られ
るC0、C1、C2の３ビツトで表わされるしきい値情報によ
つて制御される。可変しきい値のゲート67の実際の構成
については第５図に基づいて後述する。導線96上に出力
された回路67の出力はデイレクタ論理回路71の各部を介
してゲートシフトレジスタ76の各段に供給される。本実
施例ではデイレクタ論理回路はゲートシフトレジスタに
組み込まれている。そしてプリセツト信号は導線73か
ら、セレクト信号は導線74からそれぞれ供給される。シ
フトレジスタ用のクロツク信号は導線75から供給され
る。

一方の導線96はNORゲート97の入力に接続され、ゲー
ト97のもう１つの入力は別のNORゲート98の出力端から
供給される。ゲート98の一方の入力はプリセツト導線73
に接続され、他方の入力はシフトレジスタの前段（図示
せず）のＱ出力に接続されている。NORゲート97の出力
はゲートシフトレジスタの一部として機能するエツジト
リガ型Ｄフリツプフロツプ100のデイジツト入力端に供
給される。フリツプフロツプのＱ出力はステータスRAM5
0に対するｎ番目の一致ビツト出力として導線102に出力
される。導線75上のクロツク信号はフリツプフロツプ10
0のクロツク入力に供給される。フリツプフロツプ100は
また、導線74上のセレクト信号によつて制御されるOE入
力端を備えている。導線102上のＱ出力はまた、シフト
レジスタの次段の一部を形成するNORゲート101にも供給
される。

プリセツト信号とセレクト信号は後述のようにデイレ
クタ制御装置72（第３図）から適時に出力される。シフ
トレジスタの各段およびベースレベルのステータスRAM
はともに「出力イネーブル」（OE）制御入力端を備えて
おり、それらが導線74に接続されているため、セレクト
信号が「１」の時にベースレベルのステータスRAMの出
力がNORゲート98,101等に供給され、セレクト信号が
「０」の時にはシフトレジスタフリツプフロツプ100等
の出力がNORゲート98,101等に供給される。ベースレベ
ルのステータスRAMは第４図に示されていないが、その
記憶要素の入出力端はトライステートのステータスバス
103に接続される。なお、このバスは64本構成である
が、そのうちの８本が図示されている。

デイレクタ論理回路71の単一段とゲートシフトレジス
タ76は連動するが、その動作について以下に説明する。
一致ビツトは反転状態で一致評価NANDゲート67の出力端
に現われ、キーコードデータの特定バイトに対する一致
の有無が各ゲートの単一ビツト出力によつて示される。
キーコードデータの第１バイト（キーコードデータが１
バイト長の場合はそれ自体）関する一致ビツト出力と同
時に、導線73上のプリセツト信号によつてNORゲート98
の出力が下がるため、ステータスビツトはNORゲート97
の働きによつて再反転し、線75上のクロツクパルスに同
期してフリツプフロツプ100内にアツプライト形式で記
憶される。記憶された一致ビツトはその後、フリツプフ
ロツプ100のＱ出力として現われ、導線102を介してベー
スレベルステータスRAMの各対応要素に入力されるとと
もに、次のシフトレジスタ段のNORゲート101の入力端に
も供給される。

一般に入力キーコードは４バイトで形成され、順々に
一致比較器59に入力され、各バイトについて１つの一致
ビツトが反転形式で各NANDゲート96の出力から現われ
る。第１バイトに関する一致ビツトは上述のようにゲー
トシフトレジスタ76のフリツプフロツプ等に記憶され、
これら記憶ビツトによつて第２バイトに関する一致ビツ
トのレジスタ76への転送が制御される。この時点で線74
上のセレクト信号は「０」であつて、フリツプフロツプ
からの出力は許可されるが、ステータスRAMからの出力
は禁止される。第１バイトとの一致がメモリ内の直前の
バイトで確認された場合に限つて、第２バイトとの一致
を示す一致ビツトを登録することが可能である。フリツ
プフロツプ100を含む回路では、第１バイトに関する一
致ビツトは導線Q_IN上に現われ、ゲート98によつてゲー
ト97に転送される。その一致ビツトが「１」のときは、
ゲート98の出力は低レベルになつており、NANDゲートか
ら導線96上に出力された一致ビツトはゲート97を経由し
てフリツプフロツプ100にアツプライト形式で登録され
る。

このように前段のＱ出力が直結されるため、比較器59
へ順々に供給されるキーコードの４バイトに対する制御
が十分な速度で行なわれ、データRAM50への１回のアク
セス時間内で直接論理回路の動作が可能である。RAM50
（第３図）の１列を読み出すための所要時間は、比較
器、マスクゲート、一致評価ゲート、デイレクタゲート
を形成するゲート群が信号を通過させる時の所要時間の
約４倍であるので、RAM50の各列を読み出しながら、一
致データ記憶部60から４バイトのキーコードの一致を求
めるためのテストを実行することが可能である。

キーコードが４バイト以上で形成されている場合は、
４バイトづつのブロツクに分割され、第１の４バイトブ
ロツクに対する一致テストが完了した後、対応の一致ビ
ツトがシフトレジスタ76からステータスRAM55に転送さ
れる。この動作はRAM50全体に対して実行され、その
後、キーコードの第２の４バイトブロツクについて反復
される。第２の４バイトブロツクの第１バイトが入力さ
れると、導線74上のセレクト信号が「１」になり、フリ
ツプフロツプ100からの出力が禁止され、ステータスRAM
からの出力が許可される。この時、導線73上のプリセツ
ト信号は「０」である（ただし、キーコードの第１バイ
トについてのみ「１」）。したがつて、ゲート97,98等
を介してフリツプフロツプ100等にNANDゲート67の出力
を供給する動作はステータスRAMに記憶された一致ビツ
トによつて制御される。

RAM50の１列の末尾から次の列の先端までのデータの
一致ビツト列を記憶するために、シフトレジスタ76の終
段から得られる一致ビツトは副ビツト列シフトレジスタ
77に伝播され、そこからシフトレジスタ76の先端に戻さ
れる。そして、副ビツト列シフトレジスタ77内の一致ビ
ツトはRAN50の次列の先端で発生するステータスビツト
を調節するために利用される。シフトインおよびシフト
アウトの接続により、異なるチツプ上のRAM間にまたが
る一致ビツト列の検出が可能になる。

シフトレジスタ76の各段に記憶されている一致ビツト
がステータスバス103に現われることにより、処理済み
のRAN50の各列に対して２個づつのステータスビツトが
発生する。第１のステータスビツトはＳで示され、一致
ビツトに少なくとも１個の「１」が含まれる時に「１」
になる。第２のステータスビツトはＪで示され（１つの
み）、一致ビツトに１個だけの「１」が含まれる時に
「１」になる。これらのステータスビツトは第４図に示
す８個の一致ビツトを図の下部に位置する論理ゲート群
に通すことによつて得られる。図の論理ゲート群はベー
スエンコーダ79の1/8を形成しているが、ステータスバ
ス103に含まれる64本の導線の残り全部をカバーするた
めには、さらに７倍のゲート群が使用される。

第４図に示すように、バス103の各導線対はORゲート1
04A、104B、104C、104Dのいずれか１個の入力端と、排
他的ORゲート（XOR）105A、105B、105、105C、105Dのい
ずれか１個の入力端に接続される。ORゲート104Aおよび
104Bの出力はORゲート106AおよびNANDゲート107Aに入力
される。ORゲート104Cおよび104Dの出力はORゲート106B
およびNANDゲート107Bに入力される。XORゲート105Aお
よび105Bの出力はXORゲート108Aに入力される。XORゲー
ト105Cおよび105Dの出力はXORゲート108Bに入力され
る。NANDゲート107AおよびXORゲート108Aの出力はANDゲ
ート109Aに入力される。NANDゲート107BおよびXORゲー
ト108Bの出力はANDゲート109Bに入力される。

ORゲート106Aおよび106Bの出力はORゲート106Cおよび
NANDゲート107Cに入力される。ANDゲート109Aおよび109
Bの出力はXORゲート108Cに入力される。NANDゲート107C
およびXORゲート108Cの出力はANDゲート109Cに入力され
る。

ORゲート106Cの出力は第１レベルのステータスビツト
Ｓ、そしてANDゲート109Cの出力は第１レベルのステー
タスビツトＪである。これらステータスビツトはステー
タスバス103に含まれる導線のうち図示された８本に現
われる８個の一致ビツトのみに関連するもので、ステー
タスバス103の導線全部をカバーするためには、さらに
７対のステータスビツトが使用される。

ベースエンコーダ79から出力される８対のステータス
ビツトから１対だけを取り出すために、ベースエンコー
ダの出力がステータス凝縮器81に供給され、さらに、第
３図に示すようにステータスRAN55にも供給される。

ステータス凝縮器81は構造的にベースエンコーダ79と
同等であり、第４図に示されるようなORゲート106、NAN
Dゲート107、XORゲート108、ANDゲート109で構成される
論理回路が複数個使用されている。ステータス凝縮器に
おいては、この回路が７個使用され、ベースエンコーダ
79と同様の方法で４個の回路が２個の回路に接続され、
２個の回路が１個の回路に接続される。ステータス凝縮
器81は、ベースエンコーダに使用されていたORゲート10
4やXORゲート105を備えていないが、接続系統内の前段
２回路のゲート106,109の出力に直結された回路のゲー
ト106、107、108の入力端は含まれる。

この凝縮器では８個のステータスビツトを１個のステ
ータスビツトに凝縮するようになつているが、上記論理
回路を適切に構成することによつて偶数または奇数の希
望の凝縮率が得られるように凝縮器を構成することが可
能である。ベースエンコーダも同様に変更することがで
きる。

ORゲート106、NANDゲート107、XORゲート108、ANDゲ
ート109で構成される論理回路の動作は、２対のステー
タスビツトを１対のステータスビツトに凝縮する回路の
機能を考えれば明らかであろう。ORゲート106はＳビツ
トの結合に使用される。XOR108はＪビツトの結合に使用
されるが、前段回路に２つのＪビツト「１」が入力され
た時に「０」のＪビツトが出力されることを考慮して、
XORゲートの出力は補正する必要がある。その補正はNAN
Dゲート107によつて行なわれる。すなわち、前段２回路
から共に「１」のＳビツトが現われた時にNANDゲート10
7がANDゲート109を禁止状態にする。

一致評価ゲート67は可変しきい値の８入力NAND回路で
構成することが可能であり、D/Aコンバータの出力側に
アナログしきい値ゲートを接続したもの、あるいは、し
きい値の補数にプリセツトされるカウンタを使用して実
現することができるが、アナログ構成に起因する不正確
さとカウンタの遅延時間を回避する純粋なデイジタル構
成が第５図（ａ）〜第５図（ｆ）に示されている。第５
図（ａ）の回路においては、８入力BCDカウンタエンコ
ーダ120としきい値／振幅比較器122が４本の平行導線12
1を介して接続され、比較器には、しきい値C0、C1、C2
が２進値で入力され、BDCカウンタエンコーダ120に入力
される「１」の個数がC0、C1、C2でセツトされるしきい
値を超えた時に比較器から出力導線123上に「１」が出
力される。

第５図（ｂ）は半加算器124を示しており、排他的OR1
25とANDゲート126を用いて構成することができる。

第５図（ｃ）は全加算器を示しており、２個の半加算
器128、129と、ORゲート130とで構成することができ
る。

第５図（ｄ）は全加算器131,132,133、134と半加算器
135,136、137、138を用いた８入力BCDカウンタエンコー
ダ120の構成例を示している。８本の入力線のうち３本
づつが全加算器131,132の各入力にそれぞれ接続され、
２本が半加算器135の入力に接続され、半加算器135の総
和出力と半加算器137の総和出力が半加算器136において
加算され、半加算器136の総和出力によつてBCD出力のLS
Bが表わされる。全加算器131,132と半加算器135のキヤ
リー出力は全加算器133によつて加算され、全加算器133
の総和出力と半加算器136,137のキヤリー出力が全加算
器134において加算され、全加算器134の総和出力によつ
てBCDの２つ目のビツトが表わされる。全加算器133、13
4のキヤリー出力は半加算器138に供給され、半加算器13
8の総和出力、キヤリー出力からBCD出力の３つの目およ
び４つ目のビツトが得られる。

第５図（ｅ）は、しきい値／振幅比較器122の１段分1
39の構成を示し、第５図（ｆ）はしきい値／振幅比較器
122を構成する同種の３段140,141,142の接続を示してい
る。これら３段140,141,142の論理構成は、８本の入力
線に入力される「１」の個数がしきい値を超えた場合
に、段140のＨ入力端に供給された「１」またはBCDビツ
トＡおよびしきい値ビツトＣに応答して論理回路から発
生する「１」がゲート群を介して段142のHO出力端に
「１」として現われるようになつている。この論理は２
つの数値すなわちA3、A2、A1、A0で表わされるBCD数
と、C2、C1、C0で表わされるしきい値が異なる場合に、
いずれか大きい方の数値に「１」が含まれ、他方の数値
のMSBが「０」になることに基づいている。

各記憶ユニツトは個別のデータRAMとステータスRAMで
構成することが可能であるが、時々メモリ装置にデータ
を記憶させるだけならばデータ記憶用にステータスRAM
を利用し得るようにした方が好ましい。そのためには、
データRAMとステータスRAMを従来の読み書きRAMとして
単一アレー要素にまとめ、記憶装置を連想記憶装置とし
て使用する時にステータスデータを記憶するためのRAM
内の最初または最後のレジスタのアドレスを記憶する制
御レジスタを設け、特別のプログラムに基づいてCPUに
よつてアドレスの使用を制御すればよい。その他キーコ
ードデータ、マスクデータ、しきい値用の各レジスタを
プログラム制御で使用することも可能である。

以上の説明に関して更に以下の項を開示する。

（１） 連想記憶装置において、データを記憶するとと
もにその記憶データと入力キーコードの間に一致が生じ
たときにそれを示すステータスデイジツトを出力し、か
つ記憶する複数個の実質的に同種の連想記憶ユニツト
と、一致照合される入力キーコードを全ての記憶ユニツ
トに対してほぼ同時に供給するための手段と、記憶ユニ
ットからのステータスデイジット出力に応答して、高位
レベルのステータスデイジットおよび記憶装置全体の中
で入力キーコードとの一致の有無を示す最高レベルの単
一ステータスデイジットを出力し、かつ記憶するゲート
および記憶手段とを設け、入力キーコードと一致する全
てのデータについて記憶装置内の位置が抽出可能な状態
でステータスデイジツトが記憶されることを特徴とする
連想記憶装置。

（２） 第１項において、各記憶ユニツトが、入力キー
コード用の入力手段と、その記憶ユニツト内の記憶デー
タの中に入力キーコードと一致するデータが含まれるか
否かを示すステータスデイジツトを出力する手段とを備
えた単一の集積回路で構成されることを特徴とする連想
記憶装置。

（３） 第１項または第２項において、ゲート手段に複
数レベルのORゲートが含まれ、あるレベルのゲート群の
出力が次の高レベルゲート群の入力を形成し、異なるレ
ベルのゲート群の出力もまた記憶手段に入力され、そこ
に異なるレベルの各ゲートに対応するステータスデイジ
ツトが記憶されることを特徴とする連想記憶装置。

（４） 連想記憶装置において、複数の記憶ユニツト、
すなわち、それぞれに記憶されているデータと一致照合
される入力デイジツトグループを取り込むための入力手
段を備え、入力グループとの一致の有無を示すステータ
スデイジツトを出力する複数のほぼ同種の記憶ユニツト
と、少なくとも１つの入力グループを含むキーコードを
各記憶ユニツトの入力手段に供給するための手段と、各
記憶ユニツトからのステータスデイジツト出力に応答し
て、入力キーコードと記憶装置内の記憶データとの一致
の有無を示す単一のステータスデイジツトを出力する論
理結合手段と、論理結合されたステータスデイジツト出
力を記憶する記憶手段が設けられ、そして、各記憶ユニ
ツトには、複数の同グループの中でそれぞれ同数の記憶
要素からなる各ブロツク単位でアクセス可能な複数の記
憶要素と、１つの記憶要素ブロツクを選択してそこから
記憶データを読み出すためのアドレス手段と、各ブロツ
クごとの記憶要素にそれぞれ対応する複数のデータビツ
ト比較器を備えた比較手段とが含まれており、上記複数
のデータビツト比較器は入力グループ中のデイジツト数
と同数からなる各グループに分割され、各比較器は選択
された記憶要素ブロツクからの信号を入力する第１入力
端と前記入力手段から入力デイジツトグループを入力す
る第２入力端を備え、その２入力端に供給されたデータ
ビツトが同一か否かを示すデータビツト一致指示が各比
較器から出力されるようになつており、前記各記憶ユニ
ツトには更に、各比較器グループからの一致指示に応答
して、選択された記憶要素ブロツクの対応グループの記
憶要素からのデータと入力グループが一致するか否かを
示す第１レベルのステータス出力を各グループごとに供
給する評価手段と、上記ステータス出力を結合すること
によつて１個以上の高レベルのステータス出力を出し、
最終的にステータスデイジツト出力を発生させる論理手
段と、記憶ユニツト内で発生するすべてのレベルのステ
ータス出力を記憶する記憶手段とが含まれ、その記憶さ
れたステータス出力から、入力キーコードと一致するデ
ータに関する記憶装置内の番地が得られることを特徴と
する連想記憶装置。

（５） 第４項において、前記評価手段の中に、入力キ
ーコードと記憶データとの一致照合時に１群の出力のう
ちに無視し得る出力がある場合にその出力を示すマスク
データを入力するための入力端と、マスクデータおよび
比較器からの一致指示に応答して第１レベルのステータ
ス出力を発生させる論理ゲート構成が含まれることを特
徴とする連想記憶装置。

（６） 第４項または第５項において、入力群と１つの
記憶データグループとの一致照合に必要なデータグルー
プ内の数字一致個数を示す追加入力が記憶装置に与えら
れた時に前記追加入力で表わされる所要数字一致個数を
基準にしたビツト一致指示に応答して評価手段から第１
レベルのステータス出力が得られることを特徴とする連
想記憶装置。

（７） 第４項〜第６項のいずれかにおいて、入力キー
コードに１つ以上の入力グループが含まれている場合を
考慮して、複数の入力グループを全記憶ユニツトに対し
て順次に入力するための手段と、すべての記憶ユニツト
に記憶されたステータス出力を結合することによつて全
入力キーコードに関する記憶装置内での一致の有無を知
らせる指示を出力する手段が設けられていることを特徴
とする連想記憶装置。

（８） 第４項〜第７項のいずれかにおいて、記憶ユニ
ツトの記憶領域の一部または全体の検索後に入力キーコ
ードの一部または全体に関して唯一の一致が確認された
時に追加出力を得るための手段が各記憶ユニツトに含ま
れることを特徴とする連想記憶装置。

（９） 第８項において、記憶ユニツトの追加出力を論
理的に結合して入力キーコードの一部または全体に関し
て確認された一致データがただ１つであるか否かを示す
出力を記憶装置から得るための手段が得られていること
を特徴とする連想記憶装置。

（10） 第９項において、入力キーコードに１つ以上の
入力グループが含まれている場合を考慮して、入力キー
コード全体が供給される以前でもその時点までに供給さ
れた入力キーコード部分との一致が記憶装置全体の中で
ただ１つ確認されたことを示す信号出力に応答して、一
致検索を停止させる手段が設けられ、確認された唯一の
一致の番地を示す出力が停止手段から現われることを特
徴とする連想記憶装置。

（11） 第４項〜第７項において、入力キーコードの一
部または全体について確認された一致ビツト数を計数
し、記憶装置の一部または全体の検索後に唯一の一致が
確認された場合に特定の出力を出す手段が設けられてい
ることを特徴とする連想記憶装置。

（12） 第４項〜第11項において、各記憶ユニツトが単
一の集積回路で構成されることを特徴とする連想記憶装
置。

（13） 第４項〜第12項において、記憶ユニツト内で発
生する全レベルのステータス出力を記憶する記憶手段の
少なくとも一部をデータ記憶用の記憶要素と同形式のも
のとし、記憶要素用アドレス手段を用いてステータス出
力記憶用の記憶手段に対するアドレスが可能であること
を特徴とする連想記憶装置。

（14） 第４項〜第13項において、入力デイジツトグル
ープが８個の２進数を含むことを特徴とする連想記憶装
置。

（15） 第14項において、各記憶ユニツトに512列、512
行で機能構成された32Kバイトの記憶要素が含まれ、１
ブロツクの記憶要素に１列512個の要素が含まれること
を特徴とする記憶装置。

（16） 複数の数字からなる入力キーコードが記憶装置
の内容と比較され、入力キーコードと一致するデータが
記憶装置内に存在することを示す出力が得られるように
構成された連想記憶装置において、記憶装置の所定部分
または全体の中で入力キーコードとの唯一の一致が確認
されたときにその指示を出力する手段が記憶装置に含ま
れることを特徴とする連想記憶装置。

（17） 第16項において、記憶装置の内容と比較するた
めに入力キーコードを連続する数字グループとして入力
するための手段と、入力されただけの入力キーコードに
関してその時点で確認された一致を示す出力する手段が
設けられていることを特徴とする連想記憶装置。

（18） 第17項において、記憶装置の所定部分または全
体で入力キーコードに関する唯一の一致が得られたとき
に前記指示手段に応答し、それ以上の入力キーコードの
数字グループの入力を停止させるための手段を設けたこ
とを特徴とする連想記憶装置。

（19） 付図に基づいて記述されたものと実質的に同
等、あるいは記述のように修正されたものと実質的に同
等の連想記憶装置。

アブストラクト 複数個の集積回路化可能な記憶ユニツトで連想記憶装
置を構成することができる。入力キーコードの一部また
は全体を形成する入力数字グループが記憶ユニツトに入
力され、記憶ユニツトの記憶領域に記憶されている複数
の同サイズの数字グループと比較される。記憶ユニツト
の記憶領域は行、列ともに512本で機能的に配置された3
2Kバイトの記憶要素を備えている。列を形成する64バイ
トは各列ごとに、８個の２進数からなる入力グループと
比較される。各列の64バイトについて１個のステータス
ビツトが得られ、入力グループと特定バイトとの一致の
有無を指示する。一致は完全な状態である必要はなく、
比較が一致評価に影響を与えないように数字の一部をマ
スクすることが可能である。ステータスビツトは論理的
に結合されて段々と高次のステータスビツトが形成さ
れ、記憶ユニツトの全記憶領域に至るまで段々と大きい
記憶要素群での一致の存在を選択的に示すステータスビ
ツトが形成されていく。各記憶ユニツトから１個づつ出
力される最高レベルのステータスビツトは互いに論理的
に結合され、更に高次のステータスビツトが形成され
る。それら各ビツトは、入力グループに一致する各グル
ープのアドレスを示すものとして記憶される。入力キー
コードが数個の入力数字グループからなる場合は各入力
グループが順次、各記憶ユニツトに供給される。入力グ
ループについて唯一の一致が確認された時には記憶ユニ
ツトから「唯一」出力が現われる。各「唯一」出力は論
理的に結合され、ステータスビツトの階層と同様の「唯
一」出力の階層が得られる。多種入力グループからなる
キーコードの場合、全入力グループの検索が完了する前
に「唯一」出力を利用して検索動作を終了することが可
能である。

【図面の簡単な説明】

第１図は連想記憶装置を組み込んだデイジタルコンピユ
ータのブロツク図、 第２図は本発明の一実施例による連想記憶装置の一部を
示すブロツク図、 第３図は第２図の記憶装置の記憶ユニツトを示すブロツ
ク図、 第4A図および第4B図は第３図の記憶ユニツトの詳細部を
示す図、 第５図（ａ）〜第５図（ｆ）は第３図の記憶ユニツトに
使用可能な可変しきい値の一致評価ブロツクの一例を示
す構成図である。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】連想記憶装置において、データを記憶する
   とともにその記憶データと入力キーコードの間に一致が
   生じたときにそれを示すステータスディジットを出力
   し、かつ記憶する複数の連想記憶ユニットと、一致照合
   される入力キーコードを全ての上記連想記憶ユニットに
   対して供給するための手段と、上記各連想記憶ユニット
   からのステータスディジット出力に応答して、高位レベ
   ルのステータスディジットおよび上記連想記憶装置全体
   の中で入力キーコードとの一致の有無を示す最高レベル
   単一ステータスディジットを出力し、かつ記憶するゲー
   トおよび記憶手段とを設け、入力キーコードと一致する
   全ての記憶データについての上記連想記憶ユニットの位
   置が外部の中央処理装置により抽出可能な状態でステー
   タスディジットが記憶されることを特徴とする上記連想
   記憶装置。